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Conception d’une chaîne de traitement analo-
gique de signaux vidéo en technologie CMOS
basse tension pour applications aux instruments
d’observation de la Terre
Mots clefs
– Chaîne vidéo
– Capteurs CCD
– Circuits intégrés analogiques
– Double-échantillonnage corrélé
– Clamp
– Commutateurs analogiques
– Capacités commutées
Résumé
Cette thèse s’inscrit dans la problématique d’intégration de chaînes vidéo pour le trai-
tement de signaux issus de capteur CCD, dans le cadre des instruments d’observation de
la terre. L’accent est mis principalement sur le composant central de ces chaînes de traite-
ment, le double-échantillonneur corrélé. La solution générale retenue est l’intégration des
fonctions dans des circuits intégrés spécifiques (ASIC) analogiques dans des technologies
CMOS sub-microniques basse-tension.
Dans une première partie, les contraintes des capteurs CCDs sont présentées, tant au
niveau de la forme du signal que des différentes sources de bruit, conduisant à l’utilisation
du double-échantillonnage corrélé pour le traitement de ces signaux. S’en suit une com-
paraison des deux principales architectures pour cette fonction, la structure clamp et la
structure différentielle.
La préférence étant accordée à la structure clamp, son intégration en technologie
CMOS sub-micronique est étudiée. Sa sensibilité aux phénomènes d’injection de charges
générées par les commutateurs analogiques est démontrée. Pour palier à cette source d’er-
reur, une nouvelle architecture est proposée, qui réduit fortement les injections auxquelles
la structure est soumise.
Les performances de la nouvelle architecture sont principalement liées à celles de ses
amplificateurs opérationnels. Une étude compare donc les mérites de plusieurs architec-
tures d’amplificateurs opérationnels, en particulier l’amplificateur à deux étages, dont l’un
est cascodé, et l’amplificateur à un étage à cascode régulé. Le dispositif le mieux adapté
dans le cadre des chaînes vidéo est retenu. Nous nous attardons également sur le cas des
amplificateurs différentiels symétriques ainsi que sur les buffers réalisés à partir d’ampli-
ficateurs rebouclés, pour lesquels atteindre une grande précision se révèle un problème.
A partir de ces études, nous démontrons enfin la faisabilité de la chaîne vidéo à travers
la réalisation d’un ASIC de démonstration. Réalisé en technologie CMOS 0.35µm, avec
une alimentation en (0V,+3.3V), il est prévu pour le traitement de signaux CCD à 10
MHz avec une précision globale de 12 bits sur la chaîne complète.