De l`architecture des portes logiques à l`impact de la

Propriétés physiques des
circuits
De l’architecture des portes logiques à
l’impact de la nanoélectronique sur
l’économie des TICs. . .
Yves Mathieu, Jean-Luc Danger
Plan
Introduction
Logique CMOS
Performances de la logique CMOS
Retour sur les lois de Moore
2/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Construisons un inverseur
Inventaire des éléments nécessaires
Une source d’alimentation:
Vdd
3/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Construisons un inverseur
Inventaire des éléments nécessaires
Une source d’alimentation:
Vdd
Une convention logique:
0 = Vss , 1 = Vdd
3/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Construisons un inverseur
Inventaire des éléments nécessaires
Une source d’alimentation:
Vdd
Une convention logique:
0 = Vss , 1 = Vdd
Un interrupteur piloté par
une tension mesurée par
rapport à Vss :
3/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Construisons un inverseur
Inventaire des éléments nécessaires
Une source d’alimentation:
Vdd
Une convention logique:
0 = Vss , 1 = Vdd
Un interrupteur piloté par
une tension mesurée par
rapport à Vss :
• Ve = 0 Interrupteur
ouvert
3/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Construisons un inverseur
Inventaire des éléments nécessaires
Une source d’alimentation:
Vdd
Une convention logique:
0 = Vss , 1 = Vdd
Un interrupteur piloté par
une tension mesurée par
rapport à Vss :
• Ve = 0 Interrupteur
ouvert
• Ve = Vdd Interrupteur
fermé
3/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Construisons un inverseur
Inventaire des éléments nécessaires
Une source d’alimentation:
Vdd
Une convention logique:
0 = Vss , 1 = Vdd
Un interrupteur piloté par
une tension mesurée par
rapport à Vss :
• Ve = 0 Interrupteur
ouvert
• Ve = Vdd Interrupteur
fermé
Une charge résistive: Rload
3/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Construisons un inverseur
Inventaire des éléments nécessaires
Une source d’alimentation:
Vdd
Une convention logique:
0 = Vss , 1 = Vdd
Un interrupteur piloté par
une tension mesurée par
rapport à Vss :
• Ve = 0 Interrupteur
ouvert
• Ve = Vdd Interrupteur
fermé
Une charge résistive: Rload
3/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NAND2: Extrapolons...
La porte non-et à 2 entrées
4/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NAND2: Extrapolons...
La porte non-et à 2 entrées
4/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NAND2: Extrapolons...
La porte non-et à 2 entrées
4/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NAND2: Extrapolons...
La porte non-et à 2 entrées
4/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NOR2 : Extrapolons...
La porte non-ou à 2 entrées)
5/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NOR2 : Extrapolons...
La porte non-ou à 2 entrées)
5/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NOR2 : Extrapolons...
La porte non-ou à 2 entrées)
5/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
NOR2 : Extrapolons...
La porte non-ou à 2 entrées)
5/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
En conclusion, c’est simple...
mais...
Cette logique consomme en permanence lorsque la sortie
de la porte logique est à 0:
• Nous aimerions réaliser des microprocesseurs qui ne
consomment que lorsque l’on a besoin de réaliser un
calcul...
6/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
En conclusion, c’est simple...
mais...
Cette logique consomme en permanence lorsque la sortie
de la porte logique est à 0:
• Nous aimerions réaliser des microprocesseurs qui ne
consomment que lorsque l’on a besoin de réaliser un
calcul...
Les physiciens ne savent pas réaliser d’interrupteur
«idéal»(à des températures de fonctionnement
raisonnables):
• Le niveau logique 0 n’atteint pas Vss . Il n’y a pas de
garantie de fonctionnement de la logique
6/30
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Plan
Introduction
Logique CMOS
Performances de la logique CMOS
Retour sur les lois de Moore
7/30
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Yves Mathieu, Jean-Luc Danger
Logique CMOS
Complementary Metal Oxyde Semiconductor logic
G
G
S
D
N+
N+
P−
Transistor nMOS
D
P+
P+
N−
Transistor pMOS
Canal P
Canal N
Courant d’électrons
Passant si Vgs > VT
8/30
S
ELECINF102
Courant de trous
Passant si Vgs < −|VT |
Yves Mathieu, Jean-Luc Danger
Le transistor MOS
Un interrupteur électronique
Vdd
D
VG
S
Transistor nMOS
9/30
S
VG
D
Transistor pMOS
VG = Vss ⇔ interrupteur
ouvert
VG = Vss ⇔ interrupteur
fermé
VG = Vdd ⇔ interrupteur
fermé
VG = Vdd ⇔ interrupteur
ouvert
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
L’inverseur CMOS
10/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
L’inverseur CMOS
e=0
• Ve = 0
• nMOS bloqué, pMOS
passant
• Vy = Vdd
• y =1
10/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
L’inverseur CMOS
e=0
• Ve = 0
• nMOS bloqué, pMOS
passant
• Vy = Vdd
• y =1
e=1
• Ve = Vdd
• nMOS passant, pMOS
bloqué
• Vy = 0
• y =0
10/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
L’inverseur CMOS
e=0
• Ve = 0
• nMOS bloqué, pMOS
passant
• Vy = Vdd
• y =1
e=1
• Ve = Vdd
• nMOS passant, pMOS
bloqué
• Vy = 0
• y =0
Consommation uniquement à l’occasion de nouveaux
calculs (transitions)
10/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
Généralisation à une porte complexe
Une porte avec les entrées
{e1 , e2 , . . .} et la sortie S.
Deux réseaux duaux:
nMOS: permet la mise à 0
pMOS: permet la mise à 1
Les deux réseau ne doivent
jamais être passants en même
temps
Pour que S soit une fonction
logique:
Vdd
P
S
E {e1 , e2 , . . .}
• Si N est passant P bloqué
• Si P est passant N bloqué
11/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
N
Logique CMOS
La porte non-et (NAND)
12/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
exerçons nous...
La porte non-ou (NOR) à deux entrées.
13/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
exerçons nous...
La porte non-ou (NOR) à deux entrées.
La porte non-ou (NOR) à N entrées.
13/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
exerçons nous...
La porte non-ou (NOR) à deux entrées.
La porte non-ou (NOR) à N entrées.
• Attention, dans la pratique pas plus de 3/4 entrées (modèle
trop simpliste du transistor)
13/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
exerçons nous...
La porte non-ou (NOR) à deux entrées.
La porte non-ou (NOR) à N entrées.
• Attention, dans la pratique pas plus de 3/4 entrées (modèle
trop simpliste du transistor)
• Association de portes plus simples.
13/30
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Yves Mathieu, Jean-Luc Danger
Logique CMOS
exerçons nous...
La porte non-ou (NOR) à deux entrées.
La porte non-ou (NOR) à N entrées.
• Attention, dans la pratique pas plus de 3/4 entrées (modèle
trop simpliste du transistor)
• Association de portes plus simples.
La fonction : F (a, b, c) = a · b + b · c + c · a
13/30
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Yves Mathieu, Jean-Luc Danger
Logique CMOS
exerçons nous...
La porte non-ou (NOR) à deux entrées.
La porte non-ou (NOR) à N entrées.
• Attention, dans la pratique pas plus de 3/4 entrées (modèle
trop simpliste du transistor)
• Association de portes plus simples.
La fonction : F (a, b, c) = a · b + b · c + c · a
La porte ou-exclusif à 2 entrées.
13/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Logique CMOS
exerçons nous...
La porte non-ou (NOR) à deux entrées.
La porte non-ou (NOR) à N entrées.
• Attention, dans la pratique pas plus de 3/4 entrées (modèle
trop simpliste du transistor)
• Association de portes plus simples.
La fonction : F (a, b, c) = a · b + b · c + c · a
La porte ou-exclusif à 2 entrées.
Toutes les fonctions logiques ne peuvent pas se construire
en une porte CMOS unique.
13/30
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Plan
Introduction
Logique CMOS
Performances de la logique CMOS
Retour sur les lois de Moore
14/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Un peu d’histoire
Loi(s) de Moore
Gordon Moore, cofondateur d’Intel.
1966 : "La complexité des semiconducteurs double tous
les ans à coûts constants"
Le triomphe du "technology push"
15/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Un peu d’histoire
Loi(s) de Moore
Gordon Moore, cofondateur d’Intel.
1966 : "La complexité des semiconducteurs double tous
les ans à coûts constants"
Constatation devenue par la suite auto-prédictive.
Le triomphe du "technology push"
15/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Un peu d’histoire
Loi(s) de Moore
Gordon Moore, cofondateur d’Intel.
1966 : "La complexité des semiconducteurs double tous
les ans à coûts constants"
Constatation devenue par la suite auto-prédictive.
• Ajustement des dépenses de R&D...
• Ajustement des investissements dans les usines...
Le triomphe du "technology push"
15/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Un peu d’histoire
Loi(s) de Moore
Gordon Moore, cofondateur d’Intel.
1966 : "La complexité des semiconducteurs double tous
les ans à coûts constants"
Constatation devenue par la suite auto-prédictive.
• Ajustement des dépenses de R&D...
• Ajustement des investissements dans les usines...
• ... pour suivre la prédiction.
Le triomphe du "technology push"
15/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Un peu d’histoire
Loi(s) de Moore
Gordon Moore, cofondateur d’Intel.
1966 : "La complexité des semiconducteurs double tous
les ans à coûts constants"
Constatation devenue par la suite auto-prédictive.
• Ajustement des dépenses de R&D...
• Ajustement des investissements dans les usines...
• ... pour suivre la prédiction.
Extrapolation à "La fréquence de fonctionnement des...
double tous les..."
Le triomphe du "technology push"
15/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Un peu d’histoire
Loi(s) de Moore
Gordon Moore, cofondateur d’Intel.
1966 : "La complexité des semiconducteurs double tous
les ans à coûts constants"
Constatation devenue par la suite auto-prédictive.
• Ajustement des dépenses de R&D...
• Ajustement des investissements dans les usines...
• ... pour suivre la prédiction.
Extrapolation à "La fréquence de fonctionnement des...
double tous les..."
Extrapolation à "La consommation des... est divisée par
deux tous les..."
Le triomphe du "technology push"
15/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Un peu d’histoire
Loi(s) de Moore
Gordon Moore, cofondateur d’Intel.
1966 : "La complexité des semiconducteurs double tous
les ans à coûts constants"
Constatation devenue par la suite auto-prédictive.
• Ajustement des dépenses de R&D...
• Ajustement des investissements dans les usines...
• ... pour suivre la prédiction.
Extrapolation à "La fréquence de fonctionnement des...
double tous les..."
Extrapolation à "La consommation des... est divisée par
deux tous les..."
Le triomphe du "technology push"
15/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Critères de performances
La surface: Plus le circuit est petit, meilleur est le
rendement de fabrication et donc plus faible est le coût de
fabrication.
• Réduire la taille des transistors (technologue)
• Réduire le nombre de transistors (architecte)
16/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Critères de performances
La surface: Plus le circuit est petit, meilleur est le
rendement de fabrication et donc plus faible est le coût de
fabrication.
• Réduire la taille des transistors (technologue)
• Réduire le nombre de transistors (architecte)
La vitesse: Plus la logique est rapide, plus on peut
effectuer de calculs dans la même durée de temps.
• Comment augmenter la fréquence d’horloge ?
16/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Critères de performances
La surface: Plus le circuit est petit, meilleur est le
rendement de fabrication et donc plus faible est le coût de
fabrication.
• Réduire la taille des transistors (technologue)
• Réduire le nombre de transistors (architecte)
La vitesse: Plus la logique est rapide, plus on peut
effectuer de calculs dans la même durée de temps.
• Comment augmenter la fréquence d’horloge ?
La consommation: Le "calcul" implique une
consommation d’énergie
• Comment minimiser cette consommation ? (objets
connectés...)
• Comment évacuer la chaleur dissipée ? (serveurs pour le
cloud...)
16/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Le transistor MOS
Une vision plus précise
L
tox
W
N+
N+
P−
Le courant dans le transistor "passant"
IDSmax = Kn · (Vdd − VTN )
17/30
ELECINF102
2
Yves Mathieu, Jean-Luc Danger
Le transistor MOS
Une vision plus précise
L
tox
W
N+
N+
P−
Le courant dans le transistor "passant"
2
0 WN
IDSmax = Kn · (Vdd − VTN ) avec Kn = 12 µ0N · Cox
LN
17/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Le transistor MOS
Une vision plus précise
L
tox
W
N+
N+
P−
Le courant dans le transistor "passant"
2
0 WN
IDSmax = Kn · (Vdd − VTN ) avec Kn = 12 µ0N · Cox
LN
La capacité parasite de la grille du transistor
0
Cox = Cox
WN · LN
17/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Capacité parasite
La sortie d’une porte en logique CMOS est reliée:
18/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Capacité parasite
La sortie d’une porte en logique CMOS est reliée:
• A des fils de connection
18/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Capacité parasite
La sortie d’une porte en logique CMOS est reliée:
• A des fils de connection
• A des entrées de portes CMOS (grilles de transistors)
18/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Capacité parasite
La sortie d’une porte en logique CMOS est reliée:
• A des fils de connection
• A des entrées de portes CMOS (grilles de transistors)
Ses éléments sont équivalents à une unique capacité
parasite Cpar :
18/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Capacité parasite
La sortie d’une porte en logique CMOS est reliée:
• A des fils de connection
• A des entrées de portes CMOS (grilles de transistors)
Ses éléments sont équivalents à une unique capacité
parasite Cpar :
• qui doit être chargée dans les transitions montantes de la
sortie de la porte
18/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Capacité parasite
La sortie d’une porte en logique CMOS est reliée:
• A des fils de connection
• A des entrées de portes CMOS (grilles de transistors)
Ses éléments sont équivalents à une unique capacité
parasite Cpar :
• qui doit être chargée dans les transitions montantes de la
sortie de la porte
• qui doit être déchargée dans les transitions descendantes
de la sortie de la porte
18/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Capacité parasite
La sortie d’une porte en logique CMOS est reliée:
• A des fils de connection
• A des entrées de portes CMOS (grilles de transistors)
Ses éléments sont équivalents à une unique capacité
parasite Cpar :
• qui doit être chargée dans les transitions montantes de la
sortie de la porte
• qui doit être déchargée dans les transitions descendantes
de la sortie de la porte
Le temps de calcul d’une porte logique est directement lié
à ce temps de charge et de décharge
18/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Cas d’une transition montante à l’entrée d’un inverseur
Le courant traversé par les transistors pour la charge ou la
décharge de la capacités parasite Cpar est IDSmax
INV 1
E1
S1
Cpar
19/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Temps de calcul d’un inverseur
Relation courant/tension dans la capacité parasite
ICpar = Cpar dVCpar /dt
20/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Temps de calcul d’un inverseur
Relation courant/tension dans la capacité parasite
ICpar = Cpar dVCpar /dt
Courant de décharge constant identique au courant du
transistor NMOS
ICpar ≈ IDSmax = Kn · (Vdd − Vtn )2
20/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Temps de calcul d’un inverseur
Relation courant/tension dans la capacité parasite
ICpar = Cpar dVCpar /dt
Courant de décharge constant identique au courant du
transistor NMOS
ICpar ≈ IDSmax = Kn · (Vdd − Vtn )2
Décharge de Vdd à 0
∆V
tcalc = Cpar IDSmax
= Cpar Kn ·(VVdd−V
dd
20/30
ELECINF102
2
tn )
Yves Mathieu, Jean-Luc Danger
Temps de calcul d’une porte logique
Temps de calcul d’un inverseur
Relation courant/tension dans la capacité parasite
ICpar = Cpar dVCpar /dt
Courant de décharge constant identique au courant du
transistor NMOS
ICpar ≈ IDSmax = Kn · (Vdd − Vtn )2
Décharge de Vdd à 0
∆V
tcalc = Cpar IDSmax
= Cpar Kn ·(VVdd−V
dd
2
tn )
Augmenter la tension d’alimentation pour augmenter la vitesse
(overclocking) ? (pas recommandé: voir consommation)
20/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Energie dissipée et énergie stockée
Vdd
Vdd
ICpar
S
S
-ICpar
Cpar
Cpar
Transition montante
21/30
ELECINF102
Transition descendante
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Bilan d’énergie
Charge:Énergie fournie par l’alimentation
EV dd = Cpar
22/30
R Vdd
0
2
Vdd dVs = Cpar Vdd
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Bilan d’énergie
Charge:Énergie fournie par l’alimentation
R Vdd
EV dd = Cpar
0
2
Vdd dVs = Cpar Vdd
Charge:Énergie potentielle stockée dans la capacité
ECpar = Cpar
22/30
R Vdd
0
Vs dVs = Cpar
ELECINF102
2
Vdd
2
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Bilan d’énergie
Charge:Énergie fournie par l’alimentation
R Vdd
EV dd = Cpar
0
2
Vdd dVs = Cpar Vdd
Charge:Énergie potentielle stockée dans la capacité
ECpar = Cpar
R Vdd
0
Vs dVs = Cpar
2
Vdd
2
V2
En moyenne Cpar 2dd dissipée (ou consommée) à chaque
transition de la sortie de la porte
22/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Extrapolation à un circuit intégré
23/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Extrapolation à un circuit intégré
Soit Fh la fréquence de fonctionnement du circuit
23/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Extrapolation à un circuit intégré
Soit Fh la fréquence de fonctionnement du circuit
Soit Tact la probabilité de transition des portes à chaque
cycle d’horloge (Tact ≈ 0.3)
23/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Extrapolation à un circuit intégré
Soit Fh la fréquence de fonctionnement du circuit
Soit Tact la probabilité de transition des portes à chaque
cycle d’horloge (Tact ≈ 0.3)
Soit Ctotal la capacité parasite totale du circuit
23/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Extrapolation à un circuit intégré
Soit Fh la fréquence de fonctionnement du circuit
Soit Tact la probabilité de transition des portes à chaque
cycle d’horloge (Tact ≈ 0.3)
Soit Ctotal la capacité parasite totale du circuit
Puissance consommée par le circuit:
2
Pcircuit ≈ Tact Fh Ctotal Vdd
23/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Consommation de la logique CMOS
Extrapolation à un circuit intégré
Soit Fh la fréquence de fonctionnement du circuit
Soit Tact la probabilité de transition des portes à chaque
cycle d’horloge (Tact ≈ 0.3)
Soit Ctotal la capacité parasite totale du circuit
Puissance consommée par le circuit:
2
Pcircuit ≈ Tact Fh Ctotal Vdd
Que pensez vous de l’impact de l’overclocking sur la
consommation ?
23/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Plan
Introduction
Logique CMOS
Performances de la logique CMOS
Retour sur les lois de Moore
24/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
25/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
• Les "fondeurs" investissent les milliards nécessaires pour
cela..
25/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
• Les "fondeurs" investissent les milliards nécessaires pour
cela..
• La longueur de grille minimale est caractéristique d’une
génération technologique (90nm, 65nm, 40nm, 28nm...)
25/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
• Les "fondeurs" investissent les milliards nécessaires pour
cela..
• La longueur de grille minimale est caractéristique d’une
génération technologique (90nm, 65nm, 40nm, 28nm...)
On utilise un facteur de réduction β =
25/30
ELECINF102
√
2
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
• Les "fondeurs" investissent les milliards nécessaires pour
cela..
• La longueur de grille minimale est caractéristique d’une
génération technologique (90nm, 65nm, 40nm, 28nm...)
On utilise un facteur de réduction β =
√
2
• division par β de la largeur W et la longueur L des
transistors
25/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
• Les "fondeurs" investissent les milliards nécessaires pour
cela..
• La longueur de grille minimale est caractéristique d’une
génération technologique (90nm, 65nm, 40nm, 28nm...)
On utilise un facteur de réduction β =
√
2
• division par β de la largeur W et la longueur L des
transistors
• division par β de l’épaisseur d’oxyde de grille TOX
25/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
• Les "fondeurs" investissent les milliards nécessaires pour
cela..
• La longueur de grille minimale est caractéristique d’une
génération technologique (90nm, 65nm, 40nm, 28nm...)
On utilise un facteur de réduction β =
√
2
• division par β de la largeur W et la longueur L des
transistors
• division par β de l’épaisseur d’oxyde de grille TOX
• division par β de la tension d’alimentation Vdd des circuits
25/30
ELECINF102
Yves Mathieu, Jean-Luc Danger
Changement de technologie
"Downsizing théorique"
Génération technologique
• Les fondeurs visent une réduction en surface d’un facteur 2
à chaque génération.
• Les "fondeurs" investissent les milliards nécessaires pour
cela..
• La longueur de grille minimale est caractéristique d’une
génération technologique (90nm, 65nm, 40nm, 28nm...)
On utilise un facteur de réduction β =
• division par β
transistors
• division par β
• division par β
• division par β
25/30
ELECINF102
√
2
de la largeur W et la longueur L des
de l’épaisseur d’oxyde de grille TOX
de la tension d’alimentation Vdd des circuits
de la tension de seuil VT des transistors
Yves Mathieu, Jean-Luc Danger
Changement de technologie
Conséquences sur les performances
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Yves Mathieu, Jean-Luc Danger
Changement de technologie
Conséquences sur les performances
Évolution des capacités parasites
0 )=
Cpar (β) = (W /β)(L/β)(βCox
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Cpar
β
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Changement de technologie
Conséquences sur les performances
Évolution des capacités parasites
0 )=
Cpar (β) = (W /β)(L/β)(βCox
Cpar
β
Évolution de l’énergie consommée par une porte
Eporte (β) =
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Cpar Vdd 2
β ( β )
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=
Eporte
β3
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Changement de technologie
Conséquences sur les performances
Évolution des capacités parasites
0 )=
Cpar (β) = (W /β)(L/β)(βCox
Cpar
β
Évolution de l’énergie consommée par une porte
Eporte (β) =
Cpar Vdd 2
β ( β )
=
Eporte
β3
Évolution du temps de calcul des fonctions combinatoires
tcalc (β) =
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tcalc
β
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Changement de technologie
Diminuer "en théorie" les coûts et la consommation
On n’exploite pas le gain en vitesse
• Fh (β) = Fh
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Changement de technologie
Diminuer "en théorie" les coûts et la consommation
On n’exploite pas le gain en vitesse
• Fh (β) = Fh
Le gain en surface fait diminuer les prix
• Surf (β) =
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Surf
β2
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Changement de technologie
Diminuer "en théorie" les coûts et la consommation
On n’exploite pas le gain en vitesse
• Fh (β) = Fh
Le gain en surface fait diminuer les prix
• Surf (β) =
Surf
β2
La consommation diminue.
• Pcircuit (β) = Tact (Fh ) Ecircuit
=
β3
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Pcircuit
β3
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Diminuer "en théorie" les coûts et la consommation
On n’exploite pas le gain en vitesse
• Fh (β) = Fh
Le gain en surface fait diminuer les prix
• Surf (β) =
Surf
β2
La consommation diminue.
• Pcircuit (β) = Tact (Fh ) Ecircuit
=
β3
Pcircuit
β3
Cette stratégie est particulièrement intéressante dans
l’embarqué:
• Transition du "haut de gamme" vers le milieu, puis bas de
gamme (smartphones)
• Ouverture à de nouvelles utilisations (objets connectés).
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Changement de technologie
Augmenter "en théorie" les performances
On exploite le gain en vitesse
• Fh (β) = β Ḟh
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Changement de technologie
Augmenter "en théorie" les performances
On exploite le gain en vitesse
• Fh (β) = β Ḟh
On profite du gain en taille des transistors pour accroître la
complexité du circuit
• Surf (β) = Surf
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Changement de technologie
Augmenter "en théorie" les performances
On exploite le gain en vitesse
• Fh (β) = β Ḟh
On profite du gain en taille des transistors pour accroître la
complexité du circuit
• Surf (β) = Surf
La consommation ne change pas
• Pcircuit (β) = Pcircuit
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Yves Mathieu, Jean-Luc Danger
Changement de technologie
Augmenter "en théorie" les performances
On exploite le gain en vitesse
• Fh (β) = β Ḟh
On profite du gain en taille des transistors pour accroître la
complexité du circuit
• Surf (β) = Surf
La consommation ne change pas
• Pcircuit (β) = Pcircuit
Cette stratégie est particulièrement pour les processeurs
de serveurs:
• La puissance de calcul profite de l’augmentation de
fréquence
• La puissance de calcul profite de l’augmentation du
parallélisme
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Yves Mathieu, Jean-Luc Danger
Changement de technologie
Dans la pratique
Les vitesses maximum stagnent depuis le début des
années 2000 ( 3 à 4 Ghz) à cause des problèmes de
dissipation thermique.
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Yves Mathieu, Jean-Luc Danger
Changement de technologie
Dans la pratique
Les vitesses maximum stagnent depuis le début des
années 2000 ( 3 à 4 Ghz) à cause des problèmes de
dissipation thermique.
On ne peut diminuer sans cesse la tension d’alimentation
sans s’éloigner du modèle d’interrupteur idéal : les circuits
ont des courants de fuite de moins en moins négligeables
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Yves Mathieu, Jean-Luc Danger
Changement de technologie
Dans la pratique
Les vitesses maximum stagnent depuis le début des
années 2000 ( 3 à 4 Ghz) à cause des problèmes de
dissipation thermique.
On ne peut diminuer sans cesse la tension d’alimentation
sans s’éloigner du modèle d’interrupteur idéal : les circuits
ont des courants de fuite de moins en moins négligeables
Les technologues doivent jongler avec des procédés de
fabrication de plus en plus complexes pour continuer à
suivre la "loi de Moore".
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Yves Mathieu, Jean-Luc Danger
Changement de technologie
Dans la pratique
Les vitesses maximum stagnent depuis le début des
années 2000 ( 3 à 4 Ghz) à cause des problèmes de
dissipation thermique.
On ne peut diminuer sans cesse la tension d’alimentation
sans s’éloigner du modèle d’interrupteur idéal : les circuits
ont des courants de fuite de moins en moins négligeables
Les technologues doivent jongler avec des procédés de
fabrication de plus en plus complexes pour continuer à
suivre la "loi de Moore".
On a plusieur fois prédit la fin de la loi de Moore pour des
raisons "scientifiques" (physique du transistor) mais il
semble en 2014 que le plus grave problème soit
économique...
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Yves Mathieu, Jean-Luc Danger
Evolution technologique
La fin de la loi de Moore ?
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