Structure du Code VHDL pour Réaliser
une Horloge Numérique via FPGA
1. Introduction
Une horloge numérique est un projet classique pour apprendre le développement en VHDL
sur FPGA. Elle permet de manipuler les signaux, les compteurs, les affichages 7 segments, et
la gestion du temps en général.
2. Structure Générale du Code VHDL
Le code VHDL est généralement structuré comme suit :
• Entity (Entité) : Déclare les entrées/sorties du module.
• Architecture : Décrit le comportement interne du module.
• Signaux internes : Pour connecter les sous-blocs entre eux.
3. Modules Nécessaires
Voici les composants à créer pour réaliser une horloge numérique :
• Diviseur de fréquence : Pour convertir le signal d’horloge rapide (50 MHz, par
exemple) en 1 Hz.
• Compteurs : Pour compter les secondes, minutes et heures.
• Décodeur 7 segments : Pour afficher les chiffres sur un afficheur 7 segments.
4. Exemple de Structure de Code VHDL (simplifiée)
ENTITY horloge IS
PORT ( clk : IN STD_LOGIC;
reset : IN STD_LOGIC;
seg : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);
digit : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END horloge;
ARCHITECTURE comportement OF horloge IS
-- Signaux internes, composants, etc.
BEGIN
-- Diviseur de fréquence
-- Compteurs secondes, minutes, heures
-- Conversion vers affichage 7 segments
END comportement;
5. Simulation et Synthèse
Après avoir écrit le code, il faut le simuler (via ModelSim par exemple) pour vérifier son
comportement, puis le synthétiser pour le télécharger sur une carte FPGA (comme DE10-
Lite ou Nexys).
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