(ou) V

Le MOSFET
I – Introduction.
1 - Structure, vue 3D du MOS à canal N (NMOS) :
Source ( S )
Grille ( G )
Drain ( D )
D
iD
W
G
n+
substr
at p
zone du canal
vDS
vGS
L
n+
S
L
longueur du canal
W
largeur du canal
MOSFET : Metal Oxide Semiconductor Field Effect Transistor
length
width
[µm]
[µm]
1
I – Introduction
Body ( B )
Source ( S )
p+
Grille ( G )
Drain ( D )
"canal"
n+
Metal ( Poly Si )
Oxide ( SiO2 )
Semiconductor
n+
L
substrat de type p ( body / bulk )
Métal
D
D
D
iD
G
vDS
vGS
S
pour vSB = 0
G
B
B
G
S
S
pour vSB ≠ 0
2
I – Introduction
MOS :
Composants discrets :
électronique de puissance
commutation, amplification
peu fréquent
Electronique intégrée :
3 pattes
composant "roi " de la micro-électronique
4 pattes, choix W et L
Technologie caractérisée par Lmin de grille
Intel core i7, 8 cœurs : 22 nm, > 4 milliards de transistors
outils de conception informatisés : CAO
3
I – Introduction
2 – Caractéristiques courant – tension du NMOS
(pour vSB = 0).
D
G
iD
iG=0
vGS
vDS
S
La tension appliquée entre la grille et la source, vGS,
permet de contrôler le courant circulant entre le
drain et la source, iD.
i.e. source de courant commandée par une tension
Vcontrôle
G = transconductance [A/V]
Les aspects théoriques de l’établissement de la caractéristique iD – vDS en
fonction des différents régimes de polarisation du transistor appartiennent à
la physique des S.-C., ils sont traités très succinctement dans ce cours.
Le courant de grille sera considéré nul :
iG ≈ 0
4
I – Introduction
a. Caractéristique iD - vDS
Pour vGS ≤ 0 :
iD (mA)
1,5
Pour vGS ≤ Vtn :
Transistor bloqué
Cutoff
Inversion faible
1
Vtn :
tension de seuil du NMOS (qqs 100aines mV)
0,5
0
1
2
3
4
vGS ≤ Vtn
vDS (V)
5
I – Introduction
Fonctionnement à vG = 0
VS = 0
VB = 0
p+
n+
VG = 0
Drain ( D )
n+
p
Le substrat (body) est toujours connecté au potentiel le plus électronégatif
(la masse).
On considère le cas ou la source est également à la masse.
Quelque soit le potentiel de vD aucun courant ne peut circuler entre le drain
et la source (jonctions PN tête-bêche).
∀vD pour vG = 0 iD est nul
6
I – Introduction
Création du canal
VS = 0
VB = 0
p+
VG > 0
n+
VD = 0
n+
ZCE
p
canal type N
vG > 0 repousse les trous libres de la zone de canal vers le substrat.
vG > 0 attire finalement les e- libres contenus dans la drain et la source (n+) dans
la zone du canal.
Quand ils sont en nombre suffisant (au-delà d’un certain seuil pour vG = vGS > Vtn ,
Vtn est la tension de seuil du NMOS) on considère qu’une région N a été créée.
Désormais si une tension est appliquée entre le drain et la source un courant d’eva circuler dans le canal N (d’où le terme canal et le nom du transistor).
7
I – Introduction
Courant traversant le transistor pour vDS petit.
VS = 0
VB = 0
VG > 0
VD = VDS > 0
iD
p+
n+
n+
L
p
Un courant iD circule entre le drain et la source.
Son amplitude dépend de la quantité d’e- dans le canal et donc de vGS
iD est proportionnel :
•  à vGS – Vtn
•  et à vDS
cf. ci-après pour plus de détails
8
I – Introduction
Courant traversant le transistor pour un accroissement de vDS.
VG > 0
VS = 0
VB = 0
VD = VDS > 0
iD
p+
n+
n+
vGS
vGS - vDS
p
L’épaisseur du canal dépend de la différence de potentiel entre la grille et le
substrat :
•  au niveau de la source : vGS,
•  au niveau du drain: vGS – vDS ; du fait du potentiel appliqué entre drain et
source, la chute de tension vDS étant répartie sur toute la longueur du canal.
le canal a une forme penchée, sa résistance augmente avec vDS
9
I – Introduction
a. Caractéristique iD - vDS
Pour vGS ≥ Vtn et vDS ≤ vGS – Vtn :
iD (mA)
Régime triode
2 ⎤
W ⎡
v DS
iD = k
⎢(vGS − Vtn ).v DS −
⎥
L ⎣
2 ⎦
vDS = vGS - Vtn
'
n
triode
vGS = Vtn + 2
1,5
€
1
k’n = µnCox
facteur de gain NMOS
[µA/V2]
µn
mobilité des e-
[cm2/Vs]
Cox = εox / tox capacité surfacique de grille
[F/cm2]
vGS = Vtn + 1,5
vGS = Vtn + 1
0,5
tox
épaisseur d’oxyde de grille [nm]
εox
permittivité SiO2
[F/m]
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
1
2
3
4
vGS ≤ Vtn
vDS (V)
10
I – Introduction
a. Caractéristique iD - vDS
Zone linéaire du régime triode
iD (mA)
vGS = Vtn + 2
pour vDS << 2(vGS - Vtn)
0,3
vGS = Vtn + 1,5
vGS = Vtn + 1
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
200
vDS (mV)
11
I – Introduction
Pincement du canal.
VS = 0
VB = 0
VG > 0
VD = VDS > 0
iD
p+
n+
n+
p
Plus précisément la largeur du canal dépend de la tension appliquée sur la grille en
excès par rapport à la tension de seuil Vtn.
L’augmentation de vDS a pour effet de diminuer cette tension en excès au
voisinage du drain, jusqu’au point où pour vDS = vGS – Vtn elle s’annule. Le canal a
alors une épaisseur nulle, on dit qu’il est pincé.
Le transistor est saturé, le courant iD reste constant malgré toute augmentation
ultérieure de vDS.
12
I – Introduction
a. Caractéristique iD - vDS
Pour vGS ≥ Vtn et vDS ≥ vGS – Vtn :
Régime saturé
iD (mA)
triode
saturé
vGS = Vtn + 2
1,5
vDS = vGS - Vtn
vGS = Vtn + 1,5
1
ro = ∞
vGS = Vtn + 1
0,5
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
1
2
3
4
vGS ≤ Vtn
vDS (V)
13
I – Introduction
b. Caractéristique iD - vGS
Pour vGS ≥ Vtn et vDS ≥ vGS – Vtn :
Régime saturé
iD (mA)
1,5
vDS = cte
vDS ≥ vGS - Vtn
Equation quadratique
1
vOV = vGS – Vtn
tension d’ overdrive
effective
0,5
0
Vtn :
Vtn
1
2
3
tension de seuil du NMOS (qqs 100aines mV)
vGS (V)
14
I – Introduction
3 – Modulation de la longueur du canal.
Régime triode : vGS ≥ Vtn et vDS ≤ vGS – Vtn
Régime saturé : vGS ≥ Vtn et vDS = vGS – Vtn
Pincement du canal à la limite de saturation
Régime saturé : vGS ≥ Vtn et vDS > vGS – Vtn
Canal pincé, modulation de sa longueur
L
L - ΔL
Avec ΔL ↑ qd vDS ↑ d’où iD ↑ avec vDS
ro finie
15
I – Introduction
3 – Modulation de la longueur du canal.
iD (mA)
triode
saturé
vGS = Vtn + 2
1,5
vDS = vGS - Vtn
vGS = Vtn + 1,5
1
ro finie = 1 / pente
ro = ΔvDS/ΔiD
vGS = Vtn + 1
0,5
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
1
2
3
4
vDS (V)
vGS ≤ Vtn
16
I – Introduction
3 – Modulation de la longueur du canal.
modélisation de l’effet de modulation de L
λ = 1 / VA
coefficient de modulation de la longueur de canal
VA
tension d’Early (analogie)
[V-1]
[V]
proportionnelle à L
Résistance de sortie : ro
-VA = -1/λ
0
17
I – Introduction
4 – Transistor MOS à canal P.
vSG
S
S
G
iD
D
vSD
G
B
D
18
I – Introduction
4 – Transistor MOS à canal P.
vSG
Caractéristiques iD - vSD et iD - vSG
S
G
iD
vSD
Reprendre les conditions et équations du NMOS en
remplaçant vGS par vSG, vDS par vSD, Vtn par –Vtp, et
k’n par k’p
D
!
k’ p
facteur de gain du PMOS
µ p ≅ µn / 2 ∼ 3
[µA/V2]
Vtp
tension de seuil du PMOS (Vtp < 0)
[V]
Le courant iD est pris sortant par le drain du PMOS (entrant pour le NMOS).
19
I – Introduction
Exemples de technologies.
0,35 µm
NMOS
tox
(nm)
Cox
(fF/µm2)
µ.Cox
Vt0
VDD
(µA/V2)
(V)
(V)
PMOS
0,25 µm
NMOS
PMOS
0,18 µm
NMOS
PMOS
65 nm
NMOS
PMOS
7,5
6
4
1,2
…
5,8
8,6
…
175
58
267
93
387
86
…
…
0,46
-0,6
0,43
-0,62
0,48
-0,45
0,42
-0,36
3,3
2,5
1,8
1,2 ∼ 0,8
∅ Cheveu = 50 – 100 µm
20
I – Introduction
5 – Effet de substrat.
Le substrat p est généralement connecté
au potentiel le plus électronégatif (gnd).
Pour vSB ↑ la profondeur du canal est
réduite, pour compenser la diminution de iD
correspondante : vGS ↑
Modélisation :
€
⎛
⎞
Vt = Vt 0 + γ .⎜ 2φ f + v SB − 2φ f ⎟
⎝
⎠
Vt0
tension de seuil pour vSB = 0
[V]
2∅f
potentiel d’inversion de surface (0,6∼0,7 V)
[V]
γ
facteur d’effet de substrat (≈ 0,4 V1/2)
[V1/2]
Variation de vSB ⇒ variation de iD
body ≈ 2ème grille
21
I – Introduction
6 – Effets de la température.
Vt
- 2mV/°C
⇒
iD augmente avec T°
k’
dk’/dT < 0
⇒
iD diminue avec T°
effet prépondérant
iD diminue avec T°
7 – Qualité de la modélisation.
Equations précédentes = modélisation au 1er ordre, c.-à-d. plutôt inexacte
Adapté à un calcul manuel pour un résultat approché à 10-20% près, ensuite
recours aux logiciels de simulation électrique (spice).
Hors cadre de ce cours :
-  conduction en inversion faible (subthreshold),
-  effets liés aux longueurs de canal submicroniques.
22
Le MOSFET
II – Le transistor MOS en amplification.
1 – Utilisation en amplification.
a. Construction graphique.
1ère qualité amplificateur ?
VDD
RD
iD
vGS
vD
vD = VDD –RD iD
iD = (VDD – vD) / RD
23
II – Le transistor MOS en amplification
a. Construction graphique.
vD = f(vGS)
iD (mA)
vD (V)
vGS = VDD
off
saturé
triode
VDD
vGS (V)
vDS (V)
0
VDD
VDD
vGS ≤ Vtn
24
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
vD = f(vGS)
saturé
triode
VDD
VDD
vGS (V)
25
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
saturé
triode
VDD
VDD
vGS (V)
vgs
t
26
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
saturé
triode
VDD
vd
t
VDD
vGS (V)
vgs
t
27
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
saturé
triode
VDD
vd
t
VDD
vGS (V)
vgs
En régime saturé vD - vGS ≈ droite
Amplification linéaire
t
gain = pente
28
II – Le transistor MOS en amplification
b. Mise en équations.
vGS = VGS + vgs
VDD
composante
continue
vGS
RD
iD
vgs
VGS
composante
variable
vgs
VGS
vD
vGS
t (s)
Amplification : polarisation en régime saturé (linéarité)
29
II – Le transistor MOS en amplification
b. Mise en équations.
vGS = VGS + vgs
•  pour vgs << 2vOV
(λ=0)
ID
id
courant de
polarisation
composante
variable
VD
vd
30
II – Le transistor MOS en amplification
b. Mise en équations.
•  pour vgs << 2vOV , en considérant le régime variable
(petits signaux)
transconductance :
dépend des grandeurs
continues (DC)
c.-à-d. de la polarisation
gain en tension p.s. :
31
II – Le transistor MOS en amplification
2 – Séparation des régimes continu et variable (DC et AC).
VDD
VDD
RD
G
RD
vgs
vD
VGS
D
vGS
ID
id
S
vD = VD + vd
vgs
iD
iD
iG= 0
VGS
32
II – Le transistor MOS en amplification
Par application du théorème de superposition (condition d’application ?)
VDD
RD
RD
G
VGS
ID
IG= 0
D
ID
VD
S
régime DC
+
G
vgs
id
ig= 0
D
id
vd
S
régime AC
33
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Validité :
-  polarisation en régime saturé,
-  vgs petit devant 2Vov ,
-  basses fréquences.
id
ig= 0
G
D
vgs
gm.vgs
S
id
ig= 0
G
D
vgs
gm.vgs
r0
S
prise en compte de la modulation
de longueur du canal
Le choix du point de polarisation fixe les
valeurs des paramètres du modèle p.s.
34
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Interprétation graphique de la notion de transconductance :
linéarisation de la caractéristique
autour du point de polarisation
iD (mA)
1,5
pt de
polarisation
1
0,5
0
Vtn
1
2
3
vGS (V)
35
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Interprétation graphique de la notion de transconductance :
linéarisation de la caractéristique
autour du point de polarisation
iD (mA)
1,5
pt de
polarisation
1
vgs
0,5
t
0
Vtn
1
2
3
vGS (V)
36
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Interprétation graphique de la notion de transconductance :
linéarisation de la caractéristique
autour du point de polarisation
iD (mA)
1,5
pt de
polarisation
1
t
vgs
id
0,5
t
0
Vtn
1
2
3
vGS (V)
37
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Intégration de l’effet de substrat dans le modèle (cf. T21) :
id
D
ig= 0
G
vgs
gm.vgs
r0
gmb.vbs
B
vbs
S
body ≈ 2ème grille
gmb = χ.gm
tq χ = 0,1 à 0,3
38
Exercice 3.3 (TD3 p10)
RG = 10 MΩ
Vtn = 1,5 V
RD = 10 kΩ
k’n(W/L) = 0,35 mA/V2
RL = 10 kΩ
VA = 50 V
VDD = 15 V
CL très grand
Méthode
1. Rechercher le régime de fonctionnement du T
en déduire ID=f(VGS)
2. Exprimer VDS=f(VDD,RD,ID)
3. En déduite ID etVGS de polarisation
4. En déduire alors gm et r0
5. En déduire l’amplification en tension
6. Zin et VEmax sans distorsion
Zin = ?
Av = ?
VEmax = ?
39
Exercice 3.3
vE
100mv
t
-100mv
vDS
Montage source commune (inverseur)
Le transistor fonctionne en régime saturé
Av=-4
4,4v
4v
1v
t
40
Exercice 3.3
vE
400mv
t
-400mv
vDS
5,6v
5,16v
4v
2,84v
1v
Distorsion !!!. Le
transistor quitte le régime
saturé
t
41
Le MOSFET
III – Polarisation, étude DC.
1 – Importance du choix du point de polarisation.
•  choix du régime de fonctionnement du transistor
•  réglage des paramètres p.s. (amplification / saturation)
•  de l’excursion en sortie (amplification / saturation)
42
III - Polarisation, étude DC
2 – Polarisation de composants discrets.
!
Les valeurs de Vt, Cox, et W/L varient fortement d’un composant à l’autre
(y compris pour des composants de même référence).
a. Fixer VGS.
iD (mA)
MOS 1
1,5
MOS 2
ID1 1
0,5
ID2
0
Polarisation de mauvaise qualité
1
2
VGS
3
vGS (V)
43
III - Polarisation, étude DC
b. Fixer VG et ajouter une résistance de source.
ID
RS : apport d’une contre-réaction négative
VG
VGS
ID
stabilisation de ID
RS
VG – VGS = RS ID
ID = VG/RS – VGS/RS
44
III - Polarisation, étude DC
Schémas de polarisation :
VDD
VDD
VDD
RD
RG1
RD
VG
ID
Ve
VG
Vs1
ID
Vs1
Ve
RG
RG2
RS
Vs2
Vs2
RS
- VSS
Alimentation simple
Alimentation double
45
III - Polarisation, étude DC
c. Résistance de contre-réaction grille-drain.
VDD
RD
RG
ID
Ve
VGS
VDS=VGS donc VDS > VGS-Vtn , le transistor est obligatoirement en régime saturé
46
Exercice 2.1 (TD2 p6)
NMOS : VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
VDD = 3,3 V
RD
ID
D
RS
Dimensionner le circuit ci-contre afin d'obtenir une
polarisation du transistor telle que ID = 100 µA et
VD = 1 V.
A quelle régime de fonctionnement correspond
cette polarisation ?
On considère que la modulation de la longueur du
canal est négligeable (λ = 0) et on prend W=40µm et
L=1µm.
VSS = -3,3 V
47
Exercice 2.2 (TD2 p6)
NMOS : VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
Donner le potentiel de chacun des nœuds et le
courant circulant dans chacune des branches de
ce circuit.
On prend RG1 = RG2 = 5 MΩ, RD = RS = 10 kΩ,
W = 30 µm, L = 1 µm et λ = 0.
Expliquer le choix des valeurs de RG1 et RG2 .
48
Exercice 2.5 (TD2 p7)
NMOS : VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
Dimensionner ce circuit de façon à avoir VD = 0,1 V.
On prend W = 6 µm et L = 1 µm.
Que vaut rDS, la résistance drain source à ce point de
polarisation ?
49
III - Polarisation, étude DC
3 – Polarisation par source de courant.
a. principe.
VDD
RD
VG
ID
RG
ID
- VSS
50
III - Polarisation, étude DC
b. Source/Miroir de courant.
VDD
R
I0
IREF
0
Mn1
V0
I0
Mn2
VGS
V0
Mn1 et Mn2 en régime saturé :
Miroir pour Io = IREF
51
III - Polarisation, étude DC
b. Source/Miroir de courant.
Source de courant idéale :
I0
IREF
V0
0
Source de courant MOS :
λ ≠ 0 ! ro2 finie
Saturation Mn2
I0
pente 1/ro2
IREF
Modèle p.s. :
0
I0
V0
VOV VGS
VDD
V0
ro2
52
Exercice 4.1 (TD4 p11)
NMOS : VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
Proposer un design permettant de réaliser un miroir
de courant tel que I0 = 100 µA et V0min = 0,3 V (on
prendra arbitrairement L = 2 µm).
VDD
R
IREF
I0
Mn1
Mn2
VGS
V0
53
III - Polarisation, étude DC
b. Source/Miroir de courant.
Augmentation de la résistance de sortie : source cascode.
VDD
IREF
Rout = gmro2ro3
I0
Mn4
Vo ≥ 2VGS - Vtn
Mn3
réduction de
la dynamique
V0
Mn1
Mn2
VGS
54
III - Polarisation, étude DC
b. Source/Miroir de courant.
Distribution des courants de polarisation dans un circuit intégré :
VDD
VDD
Mp1
Mp2
Mp3
IREF
In2
Ip2
RP
Mn1
Mn2
-VSS
55
Le MOSFET
IV – Etages amplificateurs élémentaires.
1 – Introduction - étage amplificateur.
•  Besoins : Acquisition de grandeurs physiques:
–  température, pression, humidité…
•  Capteur :
–  élément actif ou passif dont les caractéristiques varient avec la
grandeur physique
–  Variation faibles avec peu d’énergie
•  µV,mV, µA,mA, µΩ,mΩ
•  Nécessité :
Amplification
56
IV – Etages amplificateurs élémentaires
Critères de qualité-choix des amplificateurs :
•  Linéarité - distorsion :
- Le signal ne doit pas être déformé.
•  Bande passante :
- L’amplification doit être constante sur tout le spectre du signal amplifié.
•  Forme de l’alimentation disponible :
- Simple ou double.
•  Rendement :
- η = puissance utile / puissance consommée.
57
IV – Etages amplificateurs élémentaires
Amplification (en tension) :
Av
vs
Av=δVs/ δVe
ve
Av est linéaire :
vs(0) = ve(0) = 0
vs(∞) = Av.ve(∞)
La réalité est bien différente !!!
58
IV – Etages amplificateurs élémentaires
Alimentations
! apporte l’énergie au système.
! permet la polarisation.
Simple
Double
59
IV – Etages amplificateurs élémentaires
Amplificateur réel :
! défauts
Non-linéarité
vs
saturation
Av = δVs/ δVe
ve
Les choses se compliquent, Vs peut
être :
-  Déformée (non linéarité)
Décalage
(offset)
-  Ecrêtée (saturation)
-  Posséder une composante
continue (offset)
saturation
Non-linéarité
60
IV – Etages amplificateurs élémentaires
Cas d’un amplificateur mono tension :
vs
Non-linéarité
vCC
saturation
Av=δVs/ δVe
VCC/2
vs(t) se déplace autour du point de
repos, généralement VCC/2
vE = VE POL + ve
vS = VCC/2 + vs
Décalage
(offset)
ve
saturation
Non-linéarité
VE POL
v
61 E
IV – Etages amplificateurs élémentaires
Bande passante :
tracée dans le diagramme de Bode.
ω1, ω2 pulsations de coupure à -3dB
-3dB
62
IV – Etages amplificateurs élémentaires
Modèle d’un amplificateur :
amplificateur
Rg
+VCC
ie
ve
vg
source
Ze
vs
Zs
-VEE
il
RL
charge
vL
●  Fonction: amplifier la puissance du “signal”
- tout amplificateur est alimentée par une source d’energie externe (ici: VCC et (ou) VEE)
●  L’entrée de l’amplificateur est caractérisée par son impédance d’entrée
●  La sortie agit comme une source de tension vs caractérisée par son impédance de sortie Zs
☛  Zs = résistance de Thévenin équivalent au circuit vu par RL
63
IV – Etages amplificateurs élémentaires
●  Gain en tension :
Comme Zs ≠ 0 le gain en tension dépend de la charge
Définitions
Gain “en circuit ouvert” :
Gain “sur charge” :
Gain “composite”:
(tient compte de la
€
résistance de sortie de la
source)
●  Gain en courant
€ :
AvL =
Avc =
vL
R
= L Av
v e RL + Z s
vL
Z
= e AvL
v g Rg + Z e
Comme Ze ≠ ∞ , Avc diffère de AvL
Expression du gain en dB :
Tension :
20 log|Av|
Courant :
20 log|Ai|
Puissance :
10 log|Ap|
●  Gain en puissance :
64
IV – Etages amplificateurs élémentaires
●  Impédance d’entrée :
●  Impédance de sortie :
65
IV – Etages amplificateurs élémentaires
☛  L’amplificateur “idéal” :
●  Gains indépendants de l’amplitude et de la fréquence (forme) du signal d’entrée
●  Impédance d’entrée élevée ➙ peu de perturbation sur la source
●  Impédance de sortie faible ➙ peu d’influence de la charge
☛  La réalité...
Domaine de linéarité : distorsion du signal pour des amplitudes trop élevées
Nonlinéarité des caractéristiques électriques des composants
la tension de sortie ne peut dépasser les tensions d’alimentation
Bande passante limitée : le gain est fonction de la fréquence du signal
capacités internes des composants
condensateurs de liaison
Impédances d’entrée (sortie) dépendent de la fréquence
66
IV – Etages amplificateurs élémentaires
Distorsion harmonique :
fondamental
système
H2
fondamental
f
DC
non linéaire
H3
…
f
f (MHz)
2f
3f
f (MHz)
Taux de distorsion harmonique (Total Harmonic Distorsion) :
∑a
∑a
2
k
€
k≥2
2
k
Veff , harmoniques
THD =
k≥2
avec
a1 : valeur efficace du fondamental
a12
=
a1
=
Veff , fondamental
ak : valeur efficace de l’harmonique de rang k
67
IV – Etages amplificateurs élémentaires
Défauts sur les impédances :
•  Un amplificateur idéal :
–  Ne consommerait aucune énergie en entrée : résistance
d’entrée ∞ quelque soit la fréquence.
–  Pourrait produire une puissance infinie: résistance de sortie
nulle quelque soit la fréquence.
–  ON NE SAIT PAS FABRIQUER CELA
68
IV – Etages amplificateurs élémentaires
Modèles réels des amplificateurs :
tension
transconductance
courant
transrésistance
69
IV – Etages amplificateurs élémentaires
Couplage entre étages – association de plusieurs types d’amplificateurs :
Objectif
Coupler plusieurs “étages” pour améliorer les propriétés du circuit...
Exemple : Amplificateur avec
- gain en tension élevé
- faible distorsion
- bonne stabilité (thermique, dispersion)
- impédance d’entrée élevée
- impédance de sortie faible
Solution possible :
●  stabilité et faible distorsion ↔ ampli stabilisé
●  gain élevé ↔ plusieurs étages en cascades
●  Ze élevée ↔ étage à forte impédance d’entrée
●  Zs faible ↔ étage à faible impédance de sortie
Difficultés du couplage : ◆  Polarisation de chaque étage
◆  Gain sur charge : chaque étage “charge” l’étage précédent
◆  Réponse en fréquence de l’ensemble (cf. couplage capacitif)
70
IV – Etages amplificateurs élémentaires
Couplage et adaptation d’impédance :
L’adaptation d’impédance doit être vu sous deux aspects :
-  Associer des circuits
-  Transmettre une puissance maximal
-  On cherche à optimiser Rg et RL
En entrée : on cherche ve=vg, cette condition sera d’autant
plus satisfaite que Rg sera petite devant Re
En sortie : On souhaite transmettre le maximum de
puissance à la charge (un haut parleur par exemple), une
approche intuitive amène à penser que RL doit être la plus
petite possible (IL max) …
71
IV – Etages amplificateurs élémentaires
Adaptation d’impédance en puissance :
P dans RL est max
pour RL=RS
En vert : P/PMax=f(RL/RS)
RL/RS
En rouge : le rendement PRL/PVS
72
Exercice
Un capteur délivre un signal de tension efficace Veff = 10mV et possède une impédance interne rg = 500Ω.
Ce signal est destiné à attaquer un haut-parleur (HP) d’impédance 10Ω.
1. 
Quelle est la puissance fournie au HP par le capteur quand ils sont directement connectés ?
Le tableau suivant donne les caractéristiques de 2 types d’amplificateurs disponibles :
Impédance d’entrée
ri
Amplification en tension
Av
Impédance de sortie
r0
Type I
106 Ω
50
5 kΩ
Type II
106 Ω
1
10 Ω
2.  Quelle tension efficace faut-il fournir en entrée de chacun des deux amplificateurs pour
délivrer une puissance de 10W au HP ?
3.  On dispose de plusieurs amplificateurs de type I et II. Quel montage permet de délivrer une
puissance de 10 W au HP à partir du capteur ?
73
IV – Etages amplificateurs élémentaires
2 – Amplificateur source commune.
a. Discret.
VDD
RG1
Rg
ie
VDD
RD
Cl2
Cl1
il
vl
vg
ve
RG2
RS
générateur
RL
Cdec
charge
Amplificateur source commune
Cdec : capacité de découplage
(qqs 10aines µF)
Cl1 , Cl2 : capacités de liaison
(qqs 10aines µF)
Rôle, comportement ?
74
IV – Etages amplificateurs élémentaires
Schéma équivalent petits signaux :
Rg
ie
ve
Ze
Impédance d’entrée :
RG1//RG2
vg
G
id D
ig= 0
vgs
gm.vgs
r0
RD
il
Zs
RL
vl
S
Gain en circuit ouvert :
Ze = ve / ie = RG1//RG2
Impédance de sortie :
Zs = r0//RD
Gain en charge :
Gain composite :
75
IV – Etages amplificateurs élémentaires
Amplificateur source commune avec résistance de source non découplée :
VDD
RG1
Rg
ie
VDD
RD
Cl2
Cl1
il
vl
vg
ve
RG2
RL
RS
générateur
RS2
Cdec
charge
Amplificateur source commune
avec résistance de source
76
IV – Etages amplificateurs élémentaires
Amplificateur source commune avec résistance de source :
id
Rg
ie
ve
RG1//RG2
vg
G
gm.vgs
ig= 0
il
RD
RL
vl
1/gm
vgs
S
RS
RS : résistance de dégénérescence
D
Utilisation modèle en T
r0 négligée
! diminution du gain et amélioration de la linéarité
77
IV – Etages amplificateurs élémentaires
2 – Amplificateur source commune.
b. A charge active (intégré).
En technologie intégrée (microélectronique) : difficulté à intégrer des résistances élevées
VDD
VDD
VSG
Mp1
I
v2
Mp2
i
i
IREF
ve
Mn1
vs
Av = -gm1.(r01//r02)
ve
Mn1
(d’après RD = r02)
r02 élevée
vs
78
Exercice 5.1 (TD5 p15)
NMOS : VDD = 3,3 V
k’n = 175 µA/V2
Vtp = -0,6 V
k’p = 58 µA/V2
Dessiner le schéma équivalent petits signaux de
ce montage et calculer le gain en tension
correspondant en fonction de gm1, r01 et r02.
VDD
VSG
Mp1
v2
Mp2
i
IREF
ve
Vtn = 0,46 V
Mn1
vs
En supposant que Mn1 et Mp2 aient la même
tension d'Early VA, exprimer Av en fonction de
VA, (W/L)Mn1 et de IREF.
Dimensionner le montage source commune afin
d'obtenir un gain en tension de 40 dB. On
impose une même longueur de grille L = 2 µm
pour tous les transistor, cette longueur
correspondant ( très approximativement ) à une
tension d'Early VA de l'ordre de 20 V pour les
PMOS et NMOS, une intensité IREF = 20 µA et
une plage de fonctionnement symétrique pour
v S.
79
IV – Etages amplificateurs élémentaires
3 – Réponse en fréquence.
a. Capacités internes.
•  effet capacitif de la grille
•  capacités liées aux jonctions PN substrat-source et substrat-drain
(polarisées en inverse)
4 capacités à ajouter au modèle p.s. :
Cgs, Cgd, Cdb, Csb
Modèle p.s. HF simplifié (S et B directement reliés, Cdb négligé) :
pour une analyse manuelle
Cgd
id
G
D
vgs
Cgs
gm.vgs
r0
Cgd qqs fF
Cgs qqs 10aines fF
S
80
IV – Etages amplificateurs élémentaires
b. Réponse en fréquence de l’amplificateur source commune.
VDD
RG1
Rg
ie
VDD
RD
Cl2
Cl1
il
vl
vg
ve
RG2
RS
RL
Cdec
générateur
charge
Amplificateur source commune
-  capacités internes ⇒ chute du gain aux HF (i.e. coupure haute)
Cgd "court-circuite" le transistor
-  capacités de découplage et de liaison ⇒ chute du gain aux BF (i.e. coupure basse)
81
IV – Etages amplificateurs élémentaires
b. Réponse en fréquence de l’amplificateur source commune.
Av (dB)
3 dB
fb
fH
f (Hz)
•  fréquence de coupure haute :
•  fréquence de coupure basse :
82
Le MOSFET
V – Interrupteur MOS.
1 – Introduction.
VDD
-  vGS = 0 ⇒ vD = VDD
RD
MOS bloqué
iD
vGS
-  vGS = VDD ⇒ vD ≈ 0
vD
inverseur NMOS
MOS passant (triode)
MOS bloqué
MOS passant
MOS bloqué
MOS passant
83
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
•  vE = 0 :
VDD
NMOS bloqué
VDD
(vGS=0)
PMOS
PMOS
NMOS
vE
vS
NMOS
PMOS passant
PMOS
(vSG=VDD)
vE = 0
vS = VDD
NMOS
84
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
•  vE = VDD :
VDD
NMOS passant
VDD
(vGS=VDD)
PMOS
PMOS
NMOS
vE
vS
NMOS
PMOS bloqué
PMOS
(vSG=0)
vE = VDD
vS = 0
NMOS
85
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
Puissance consommée.
En statique :
VDD
iDP = iDP = i = 0
PMOS
PMOS
iDP
En dynamique :
i
iDN
CL
vE
NMOS
⇒ pas de puissance consommée
vS
NMOS
au moment du passage des MOS
de l’état passant à l’état bloqué
et
inversement
ils
sont
traversés par le courant de
charge-décharge de CL
⇒ Dissipation de puissance par
effet Joule (dans les MOS)
Dissipation de puissance (dynamique) dans les circuits numériques :
86
V – Interrupteur MOS
3 – Exemple - allumage d’une diode électroluminescente.
ID=28mA , VF=2v
Analyser qualitativement les graphes
- Expliquer les saturations (A)
- Les changements de pente (B)
- La forme de l’onde (C)
A
B
calculer RD
C
87