H - Thèses de l`INSA de Lyon
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N° d'ordre : 2006-ISAL-00132
Année 2006
Thèse
Etude des effets des contraintes mécaniques induites
par les procédés de fabrication sur le comportement
électrique des transistors CMOS des nœuds
technologiques 65nm et en deça
Présentée devant
L'Institut National des Sciences Appliquées de Lyon
Formation doctorale : Dispositif de l'Electronique Intégrée
Ecole doctorale : Electronique, Electrotechnique, Automatique
Pour obtenir
le grade de docteur
par
Claude ORTOLLAND
Ingénieur de l'INSA de Lyon
Soutenue le 22 Décembre 2006 devant la commission d'examen:
M. Abdelkader SOUIFI
Mme Mireille MOUIS
M. Vincent SENEZ
M. Alain PONCET
M. Peter STOLK
M. Robert LANDER
M. Frédéric BOEUF
Président
Rapporteur
Rapporteur
Directeur de thèse
Co-Directeur de thèse
Exminateur
Invité
Thèse préparée en collaboration avec le Laboratoire Physique de la matière de L'INSA de
Lyon et Philips Semiconductors - Crolles 2 Alliances, 860, Rue Jean Monnet 38926 Crolles
Cedex
"Science is a wonderful thing…
…if one does not have to earn one's living at it"
Albert Einstein
À Sandrine
Remerciements
Le travail d'une thèse n'est pas quelque chose qui peut se faire seul et isolé des autres. Comme
toute étude de cette envergure, sa réussite est avant tout la réussite d'un groupe et non d'une
seule personne. Certes il est vrai que nous nous retrouvons seul à recueillir les lauriers de la
gloire qui nous permet d'accéder au statut de Docteur mais je tiens, à travers ce paragraphe, à
partager cette réussite avec bon nombre de personne.
Tant de personne à remercier et si peu de place. Il m'aurait peut être fallu toutes les pages de
ce manuscrit dans le but d'écrire une pensé à tout le monde. De ce fait je tiens à remercier du
fond du cœur toutes les personnes qui ont apporté ne serait ce qu'une petite pierre à cet édifice
mais qui ne trouverons pas leur nom dans les lignes qui suivent. Je suis certain qu'elles se
reconnaîtront.
Je tiens à remercier personnellement mes deux encadrants sans lesquels je n'aurais pu faire
cette thèse. Tout d'abord Alain PONCET, mon directeur de thèse, qui m'a beaucoup aidé lors
de la rédaction de ce mémoire, et également dans les parties de physique quantique qu'il
contient. Ainsi que Peter STOLK, mon encadrant au sein de Philips Semiconductors, qui,
malgré son emploie du temps surcharger de manager de l'équipe Process Integration 65nm, a
tout le temps su trouver des créneaux pour me voir. Merci Peter pour tes points de vue
technologique qui m'ont permis de très bien cerner l'enjeu pour une technologie. Merci
également de ton soutient durant ces 3 ans.
J'ajoute à ces remerciements Joël HARTMAN, Rob FRIJN et Michel LECONTELLEC,
responsables de l'ensemble des équipes d'intégration des nouvelles technologies du site de
Crolles 2 Alliance de m'avoir accepté en tant que thésard au sein de leurs équipes de
recherche.
Durant mes trois ans de thèse, j'ai sollicité particulièrement trois personnes sur le plan
technique mais également sur le plan de gestion de mes recherches. Ce sont elles qui m'ont
donnée goût à cette compréhension scientifique des transistors qui m'a permis d'aller au fonds
des choses. C'est pour cela que je tiens à remercier chaleureusement Franck ARNAUD, Pierre
MORIN, Frédéric BŒUF pour tout le temps qu'ils ont pu me consacrer, notamment lors de
l'écriture de mes différentes publications. Vous êtes mes idoles!
J'ai pu trouver au sein de l'équipe 65nm une vrai petite famille que je regrette de quitter. Et
oui, il arrive un jour où il faut partir du cocon familial (Je pense que toute l'équipe
comprendra là où je veux en venir). Merci à tous pour votre bonne humeur, pour les weekly
du lundi matin avec les gâteaux, pour les repas du midi que nous avons partagé et pour tes ces
petits moments passés en votre compagnie. Dans le désordre: Blandine (Toujours disponible
pour répondre à mes interrogations sur les devices), Brice (Merci pour toutes les combines
vin), Romain (Economiste refoulé: l'économie n'a maintenant plus de secret pour moi), Céline
(Madame STI), Céline (pour son point de vue tout le temps différent), Nicolas (pour sa bonne
humeur et ses blagounettes), Sylvie (pour tous les ragôts et sa donation de 2 fauteuils). Avec
une dédicace spécial pour Marie-Thérèse (très grande technologue du Process Intégration) qui
m'a pris en charge au début de ma thèse pour me former à la vie de filière, a celle de la salle
blanche et aux réservations de créneau SEM à 5h30 du matin.
Remerciements
Voilà encore une personne qui m'a été d'une aide plus que précieuse dans ma compréhension
de tous les phénomènes mécaniques. Il s'agit de Stéphane ORAIN, maître d'œuvre de toutes
les simulations mécaniques présentes dans cet écris. Merci d'avoir pris de ton temps pour
toutes ces longues heures de discussion qui, j'espère, ont été également bénéfiques pour toi
alors que tu commençais les simulations sur les transistors. Merci également à Charles
POPULAIRE qui a repris la relève quand Stéphane s'en est allé du coté Back End.
Toutes mes expériences sur silicium pour arriver à mon expertise actuelle n'auraient pu être
faites sans les personnes d'atelier que je suis venu embêter mainte et mainte fois. Pour déposer
des couches, les graver, les recuire, bref faire plein de trucs non standard… Donc un grand
merci à Catherine CHATON, Eric MASTROMATEO, Stéphane ZOLL, Elise LAFOSSE,
Chandra REDDY et François LEVERD. Ainsi que toutes les personnes d'atelier avec qui j'ai
pu travailler durant ces trois ans.
Merci à Michel HAOND, qui a accepté que je participe aux premiers pas de la technologie
45nm. Merci également à toute l'équipe Process Integration 45nm avec qui j'ai pu participé
aux premier weekly: Les 2 Emmanuel, Paul, Christelle, Samuel et Rossela.
Que seraient les équipes de Process Integration sans la personne qui s'occupe de toute la
logistique: J'ai nommé Estelle BENACCHIO. Merci à toi pour la patience que tu as, et pour
les préparations de voyage de conférence que tu as pu me faire.
Beaucoup de personne pour lesquelles j'ai une pensée maintenant ne m'ont pas aidé
proprement dit durement ma thèse. C'est pour cela que je n'oublie pas, bien évidement, mes
parents et toute ma famille sans qui je n'en serais pas là. Ils ont quand même dû me supporter
pendant 26ans avant je me décide à voler de mes propres ailes.
Mais après la famille il faut savoir s'entourer d'amis, et je pense que j'ai trouvé en eux le
moyen de m'évader du monde de la microélectronique, de mes soucis de transistors (mais
pourquoi ça marche pas!), bref de profiter pleinement la vie.
Un grand merci à mes deux coupains d'enfance, Julien et Thomas, avec qui je me suis
retrouver sur les bancs de maternelle, de primaire, du collège, du lycée, et même d'université.
Je pense que vous avez amplement participer à ma réussite d'aujourd'hui durant notre vie
scolaire.
Une spéciale dédicace à tout le Bybar crew: Le Zinc (la famille c'est primordial), Eric (et ces
coup de gueule), Guedro (et sa maison de campagne où tout le monde est la bien venu),
Smitch (et ces smitchages incalculable, et oui, on a même inventer un verbe avec son nom!),
Dolph (A l'ex-cossais et son nouveau château), La teigne (et son trou dans les cheveux),
L'éponge (vous savez que éponge peut tripler de volume quand elle est imbibé?), Tonton (et
sa maladie de la conspirasionite aigu), Rhillu (qui s'est exilé en Belgique une fois), Carpi (qui
a appris à parler Italien), le Groveau (C'est dur GDF: 55 jours de congés par ans, soit quasi 3
mois de vacances!), Cholap (Et ces high-coups mémorables)… et tout ceux que j'ai pu croiser
sur mon chemin et avec qui j'ai passé de bon moment lorsque j'étais avec eux.
Et il y a bien évidement les anciens insaliens: Nini (Vive la Suisse), Greg (Vive la Suisse bis),
Toutois (Vive le pétrole du Texas), Math (Vive les égouts de Lyon) et Guitronc (Vive
Rouen)… La prochaine fois promis: j'essaie le wakeboard sur le Léman.
Remerciements
Enfin, comme elle aime le dire: le meilleur pour la fin. Un immense merci à ma Sandrine. A
celle qui me fait des bons petits plats, qui a des passages de folie où elle saute de partout avec
un sourire d'ange, qui a réussi à me supporter durant ces trois ans, et a qui cette œuvre est
dédiée.
Table des matières
Glossaire __________________________________________________________________ 1
Introduction générale________________________________________________________ 9
Chapitre I : Technologies MOS et contraintes mécaniques : les enjeux _______________ 13
I.1 Le transistor MOS : Principe et Architecture sur substrat massif ___________________ 13
I.1.1 Principe de fonctionnement du transistor MOSFET _____________________________________
I.1.2 Architecture générale ____________________________________________________________
I.1.3 Paramètres de modélisation et grandeurs caractéristiques_________________________________
I.1.3.1 Tension de seuil Vth __________________________________________________________
I.1.3.2 Régime sous le seuil : courant de fuite IOFF et pente sous le seuil S _____________________
I.1.3.3 Régime de forte inversion : courant de saturation ION ________________________________
I.1.4 Cas du transistor submicronique ____________________________________________________
I.1.4.1 Les effets canaux courts : SCE et DIBL __________________________________________
I.1.4.2 Les résistances séries_________________________________________________________
I.1.4.3 La déplétion de grille_________________________________________________________
I.1.4.4 La quantification de l’énergie des porteurs ________________________________________
I.1.4.5 L'épaisseur d'oxyde équivalente ________________________________________________
I.1.4.6 La mobilité effective _________________________________________________________
I.1.5 Optimisation du transistor submicronique_____________________________________________
I.1.5.1 Les spécifications ___________________________________________________________
I.1.5.2 Réduction du courant IOFF et augmentation du courant ION ____________________________
I.1.6 Nouvelles architectures : du substrat massif vers les films minces __________________________
I.1.6.1 La problématique du module de grille : "high-κ" et grille métal ________________________
I.1.6.2 Les transistors sur isolant : SOI et SON __________________________________________
I.1.6.3 Les transistors double grille et à grille enrobante ___________________________________
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I.2 Les contraintes mécaniques __________________________________________________ 30
I.2.1 Génération de contraintes dans les dispositifs MOS _____________________________________
I.2.1.1 Les contraintes mécaniques intentionnelles________________________________________
I.2.1.2 Les contraintes mécaniques non intentionnelles ____________________________________
I.2.1.3 L'ingénierie de la contrainte ___________________________________________________
I.2.2 Les propriétés élastiques du silicium_________________________________________________
I.2.2.1 Le tenseur des contraintes _____________________________________________________
I.2.2.2 Le tenseur d’élasticité : La loi de Hooke __________________________________________
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I.3 Les structures de bandes du silicium ___________________________________________ 38
I.3.1 Du cristal à la structure électronique _________________________________________________
I.3.1.1 Calcul de structure électronique ________________________________________________
I.3.1.2 La bande de conduction_______________________________________________________
I.3.1.3 La bande de valence _________________________________________________________
I.3.2 Structure de bandes sous contrainte _________________________________________________
I.3.2.1 Hamiltonien de Bir et Pikus____________________________________________________
I.3.2.2 Le transport en état de contrainte________________________________________________
38
38
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Chapitre II : Orientation cristallographique des transistors ________________________ 51
II.1 Changement d'orientation du substrat ________________________________________ 51
II.1.1 Description des substrats _________________________________________________________ 51
II.1.2 Procédé de fabrication ___________________________________________________________ 52
II.2 Influence de l’orientation sur les caractéristiques électriques des dispositifs _________ 54
II.2.1 Transistor pMOS _______________________________________________________________
II.2.1.1 Mobilité des trous et performance ______________________________________________
II.2.1.2 Autres paramètres___________________________________________________________
II.2.2 Transistors nMOS ______________________________________________________________
54
54
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59
Table des matières
II.2.2.1 Mobilité des électrons dans le plan (001)_________________________________________ 59
II.2.2.2 Effet de ségrégation _________________________________________________________ 61
II.3 Perspectives pour l'ingénierie de l'orientation cristallographique __________________ 63
II.3.1 Nouvelles technologies de substrat _________________________________________________
II.3.1.1 Technologie de l'orientation hybride ____________________________________________
II.3.1.2 Regroupement de deux substrats de silicium _____________________________________
II.3.2 Autres plans, autres directions _____________________________________________________
63
63
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66
Chapitre III : L’isolation par tranchée et ses conséquences mécaniques et électriques___ 67
III.1 Introduction et procédé de fabrication du STI _________________________________ 67
III.1.1 Etapes de fabrication des tranchées d'isolation________________________________________
III.1.2 Le but premier: L'isolation _______________________________________________________
III.1.2.1 La fuite de courant _________________________________________________________
III.1.2.2 la tension de claquage _______________________________________________________
III.1.3 Le problème des contraintes ______________________________________________________
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III.2 Etude de l'impact des contraintes du STI sur les transistors ______________________ 72
III.2.1 Impact à travers les dimensions et modélisation_______________________________________
III.2.1.1 Longueur des source et drain _________________________________________________
III.2.1.2 Modélisation de type « SPICE » _______________________________________________
III.2.1.3 Effet de la longueur de grille _________________________________________________
III.2.1.4 La largeur d'active__________________________________________________________
III.2.1.5 L'espacement entre deux zones actives__________________________________________
III.2.2 Conséquences de l'orientation du substrat ___________________________________________
III.2.2.1 Transistors nMOS __________________________________________________________
III.2.2.2 Transistors pMOS __________________________________________________________
III.2.2.3 Comportement à basse température ____________________________________________
III.2.3 Nouveau matériau: dépôt SACVD _________________________________________________
III.2.3.1 Particularité_______________________________________________________________
III.2.3.2 Modifications des performances _______________________________________________
72
72
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III.3 Bilan, évolution et perspective_______________________________________________ 98
III.3.1 Synthèse _____________________________________________________________________ 98
III.3.1.1 Besoin des différents dispositifs _______________________________________________ 98
III.3.1.2 Bilan des travaux accomplis _________________________________________________ 100
III.3.2 L'avenir_____________________________________________________________________ 100
Chapitre IV : Intégration de films de nitrure contraints __________________________ 101
IV.1 Procédé de fabrication ____________________________________________________ 101
IV.1.1 Historique ___________________________________________________________________
IV.1.2 Les méthodes de dépôt et leurs conséquences _______________________________________
IV.1.2.1 Les types de dépôt ________________________________________________________
IV.1.2.2 Caractérisations mécaniques_________________________________________________
101
102
102
103
IV.2 Impact mécanique des films de nitrure (CESL) sur les dispositifs ________________ 104
IV.2.1 Principe de la transmission de la contrainte mécanique ________________________________
IV.2.1.1 La simulation mécanique ___________________________________________________
IV.2.1.2 Effet direct du film dans le plan du canal _______________________________________
IV.2.1.3 Effet du film perpendiculairement au canal _____________________________________
IV.2.2 Etude du dimensionnement des dispositifs__________________________________________
IV.2.2.1 Réduction de la longueur et de la largeur de grille ________________________________
IV.2.2.2 Autres paramètres de l'architecture____________________________________________
105
105
106
109
110
110
113
IV.3 Impacts sur les performances des transistors MOS ____________________________ 117
IV.3.1 La contrainte intrinsèque de la couche de nitrure_____________________________________
IV.3.1.1 La longueur de grille: De la simulation mécanique à la mobilité des porteurs ___________
IV.3.1.2 Effet généraux sur le transistor nMOS _________________________________________
IV.3.1.3 Effets généraux sur le transistor pMOS ________________________________________
IV.3.2 Levier d'augmentation du gain du CESL ___________________________________________
IV.3.2.1 L'épaisseur de la couche de nitrure ____________________________________________
IV.3.2.2 Le niveau de contrainte_____________________________________________________
117
117
122
124
124
124
127
Table des matières
IV.3.2.3 Modélisation _____________________________________________________________
IV.3.3 La sensibilité aux dimensions____________________________________________________
IV.3.3.1 La largeur d'active ________________________________________________________
IV.3.3.2 La longueur des zones de source et drain _______________________________________
IV.3.3.3 La proximité des grilles ____________________________________________________
IV.3.4 L'influence des techniques de dépôts ______________________________________________
IV.3.4.1 Le ratio d'épaisseur ________________________________________________________
IV.3.4.2 La température de dépôt ____________________________________________________
IV.3.5 Effet de l’orientation du substrat _________________________________________________
IV.3.5.1 Transistor nMOS _________________________________________________________
IV.3.5.2 Transistor pMOS _________________________________________________________
IV.3.6 Synthèse ____________________________________________________________________
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139
IV.4 Perspective et évolution ___________________________________________________ 141
IV.4.1 Vision globale de sa future utilisation _____________________________________________
IV.4.2 Limitation du gain et solution____________________________________________________
IV.4.3 Alternatives _________________________________________________________________
IV.4.3.1 Implantation pour la relaxation des contraintes du nitrure __________________________
IV.4.3.2 Double couche stressé _____________________________________________________
141
142
143
143
144
Chapitre V : Technique de Mémorisation des Contraintes par la grille Poly-Silicium___ 147
V.1 Procédé de fabrication et problématique ______________________________________ 147
V.1.1 Description du procédé de fabrication ______________________________________________
V.1.1.1 Son origine_______________________________________________________________
V.1.1.2 Les problèmes d’intégration__________________________________________________
V.1.2 Problématique de cette technique _________________________________________________
147
147
149
150
V.2 Recherche d’explications pour l’amélioration du NMOS et la dégradation du PMOS_ 153
V.2.1 Contexte de l'étude_____________________________________________________________
V.2.1.1 L'amorphisation et recristallisation de la grille en poly-silicium ______________________
V.2.1.2 L'oxyde de l'empilement SMT ________________________________________________
V.2.1.3 Le choix du nitrure_________________________________________________________
V.2.2 Compréhension de la dégradation des dispositifs p ____________________________________
V.2.2.1 Résultats généraux sur les pMOS _____________________________________________
V.2.2.2 Les dispositifs longs________________________________________________________
V.2.2.3 Les dispositifs à courte longueur de grille _______________________________________
V.2.2.4 Hypothèse de la dégradation du pMOS par l'hydrogène ____________________________
V.2.2.5 Optimisation des implantations _______________________________________________
V.2.3 Compréhension et modélisation mécanique de l’effet SMT sur le nMOS___________________
V.2.3.1 Résultats électriques sur les nMOS ____________________________________________
V.2.3.2 Paramètres matériau du nitrure _______________________________________________
V.2.3.3 Une proposition d’explication du phénomène SMT _______________________________
V.2.3.4 Simulation mécanico-thermique ______________________________________________
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V.3 Effets des dimensions sur le gain du NMOS ___________________________________ 174
V.3.1 Diminution de la longueur de grille ________________________________________________
V.3.2 La surface d'active _____________________________________________________________
V.3.2.1 Largeur d'active ___________________________________________________________
V.3.2.2 Distance grille-STI_________________________________________________________
V.3.3 Influence de la distance entre deux grilles ___________________________________________
174
176
176
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180
V.4 Perspective et évolution ____________________________________________________ 181
V.4.1 Conclusion sur cette technique ___________________________________________________
V.4.1.1 Récapitulatif______________________________________________________________
V.4.1.2 Travail restant à accomplir___________________________________________________
V.4.1.3 L'avenir de cette technique___________________________________________________
V.4.2 Voies d’intégration possible _____________________________________________________
V.4.2.1 La plus simple ____________________________________________________________
V.4.2.2 Une approche plus chère ____________________________________________________
181
181
182
183
183
183
184
Conclusion générale_______________________________________________________ 187
Table des matières
Annexe A: Descriptif d'un procédé de fabrication CMOS standard de la technologie 65nm
________________________________________________________________________ 191
L'isolation par tranché: Shallow Trench Isolation _________________________________ 191
Définition des actives _________________________________________________________ 192
Définition des oxydes _________________________________________________________ 193
Module de grille______________________________________________________________ 193
Implantation des extensions et formation des espaceurs pour les source et drain ________ 194
Siliciuration et protection______________________________________________________ 195
Premier diélectrique d'isolation métallique (PMD) et contacts _______________________ 196
Les interconnexions métalliques: Le Back End Of line ______________________________ 197
Annexe B: Rappel de cristallographie et application à ce mémoire__________________ 201
Références bibliographiques ________________________________________________ 205
Bibliographie de l'auteur ___________________________________________________ 217
Glossaire
A, α
a
Paramètre de maille
ALD
Atomic Layer Deposition
Dépôt par couche atomique
ANSYS
Logiciel de simulation mécanique
α
Premier coefficient d'ajustement du champ effectif
αth
Coefficient de dilatation thermique
B, β
BEOL
Back End Of Line
β
Second coefficient d'ajustement du champ effectif
C
CESL
Contact Etch Stop Layer
Couche d'Arrêt des la Gravure des Contacts
CDep
Capacité de déplétion dans le substrat
CMOS
Complementary MOS
Architecture MOS complémentaire
CMP
Chemical Mechanical Polishing
Polissage mécano-chimique
COX
Capacité de l’oxyde de grille
CVD
Chemical Vapor Deposition
Dépôt Chimique en phase Vapeur
1
Glossaire
D, δ
DIBL
Drain Induced Barrier Lowering
Abaissement de barrière induite par le drain
DSB
Direct Silicon Bond
Regroupement direct de deux substrats de silicium
δ
Facteur d’effet de substrat
E, ε
E
Module d'Young
Ec
Champ critique
Eeff
Champ effectif
Eg
Largeur de la bande interdite
EOT
Equivalent Oxide Thickness
Epaisseur équivalente d’oxyde
eSTI
longueur de STI entre deux actives
ε//
Déformation parallèle au champ de contrainte
εij
Tenseur de déformation
εOX
Permittivité relative de l’oxyde
εpoly
Permittivité relative du polysilicium
εSi
Permittivité relative du silicium
εth
Déformation dû à la dilatation thermique
F, Φ
f
Paramètre de fit de la VDT
FDSOI
Fully Depleted SOI
Technologie SOI totalement déplété
FEOL
Front End Of Line
2
Glossaire
Φd
Potentiel de jonction N-P
ΦF
Potentiel de Fermi (dans le substrat)
Φms
Différence des travaux de sortie entre la grille et le substrat
G
Gm
Transconductance d'un transistor
GO
Gate Oxide
Oxyde de Grille
H
HDP
High Density Plasma
Plasma Haute Densité
HH
Heavy Holes
Trous Lourds
HOT
Hybrid Orientation Technology
Technologie de l'Orientation Hybride
I
ID
Courant de drain
IMD
Inter Metal Dielectic
Diélectrique entre les lignes de Métal
IOFF
Courant de drain à l’état bloqué OFF
ISSG
In Situe Steam Generation
Ith
Courant de seuil
ITRS
International Technology Roadmap for Semiconducteur
Plan de route technologique international pour les semiconducteurs
3
Glossaire
K
k
Coefficient de Boltzmann
KB
Coefficient du substrat
L, λ
L
Longueur de grille du transistor
LDA
Local Density Approximation
Approximation de la densité locale
LDD
Lowly Doped Drain
Drain faiblement dopé
LH
Light Holes
Trous Légers
Lj
Longueur de la jonction
LOCOS
LOCal Oxidation Silicon
Oxidation LOCal du Silicium
LPCVD
Low Pressure CVD
CVD Basse Pression
LPP
Distance entre deux grilles sur active
LSD
Longueur des source et drain
λ
Paramètre d’architecture du transistor
M, μ
MASTAR
Model for Assessment of cmoS Technologies And Roadmap
Logiciel de simulation de dispositif [Skotniki 02]
MOS
Metal Oxide Semiconductor
Métal Oxyde Semiconducteur
MOSFET
MOS Field Effect Transistor
Transistor MOS à effet de champ
μ
Mobilité des porteurs
μ0
Mobilité à faible champ des porteurs
4
Glossaire
μc
Mobilité liée aux interactions avec les dopants
μeff
Mobilité effective des porteurs
μph
Mobilité liée aux interactions avec les phonons
μsr
Mobilité liée aux interactions avec les rugosités de surface
N
n
Efficacité du couplage entre VG et ΦSC
nMOSFET
n-type-MOSFET
MOSFET de type n (à charge négative)
NB
Concentration de dopant dans le substrat
Nj
Concentration intrinsèque dans la jonction
P, ψ
PDSOI
Partially Depleted SOI
Technologie SOI partiellement déplétée
PECVD
Plasma Enhanced CVD
CVD assisté par plasma
PID
Plasma Induced Damage
Dommage Induit pas le Plasma
PIS
Process Induced Stress
Stress induit par le procédé de fabrication
PMD
Primary Metal Dielectric
Premier Diélectrique des lignes de Métals
pMOSFET
p-type-MOSFET
MOSFET de type p (à charge positive)
Ψ
Fonction d'onde
Q
q
Charges élémentaire de l’électron
Qdep
Densité de charges de déplétion dans le substrat
5
Glossaire
Qinv
Densité de charges d'inversion dans le substrat
QSS
Densité de charge piégée à l'interface Substrat-Oxyde de grille
R, ρ
RS
Résistance série
RSCE
Reverse Short Channel Effect
Effet canal court inverse
RTCVD
Rapid Thermal CVD
CVD haute Température et Rapide
RTO
Rapid Thermal Oxidation
Oxydation Thermique Rapide
ρ
Résistivité du matériau
S, σ
S
Pente sous le seuil
SACVD
Sub Atmospheric CVD
CVD en dessous de la pression atmosphérique
SCE
Short Channel Effect
Effet canal court
S/D
Source et Drain
SEM
Scanning Electron Microscopy
Microscopie Electronique à Balayage
SIA
Semiconductor Industry Association
Association des Industriels des Semiconducteurs
SMT
Stress Memorization Technique
Technique de Mémorisation des Contraintes mécaniques
SOI
Silicon On Insulator
Silicium sur isolant
SON
Silicon On Nothing
Silicium sur rien
SPE
Solid Phase Epitaxy
Epitaxie en Phase Solide
6
Glossaire
SPICE
Programme de simulation de circuit
SRAM
Static Random Access Memory
Mémoire vive
SSC
Sidewall Step Coverage
Ratio d'épaisseur de dépôt sur les flancs des motifs
STI
Shallow Trench Isolation
Isolation par tranchées peu profondes
SXX, SYY, SZZ Contraintes dans les directions respectives X, Y et Z
σij
Tenseur de contrainte
T
T
Température
TDep
Epaisseur de la déplétion dans le substrat
TEM
Transmission Electron Microscopy
Microscope Electronique à Transmission
TEOS
Tetra Ethyl Ortho Silicate
TOX
Epaisseur d’oxyde de grille
TOXeq
Epaisseur d'oxyde équivalente tenant compte des effets parasites
Tq
Largeur du darkspace
TSi
Epaisseur du film de silicium
U
USG
Undoped Silicon Glass
Oxyde de silicium non dopé
UT
Température électrique : U T = kT q (26mV à 300°K)
UTB FDSOI Ultra Thin Body Fully Depleted SOI
Couche ultra mince totalement déplétée de SOI
UV
Ultra Violet
7
Glossaire
V
v
Vitesse moyenne des porteurs
VB
Tension de substrat
VD
Tension de drain
Vdd
Tension d’alimentation
VDT
Voltage-Doping Transformation
Transformation Tension-Dopage
VFB
Tension de bandes plates
VG
Tension de grille
Vth
Tension de seuil
Vth, ∞
Tension de seuil du transistor long
W
W
Largeur d'active du transistor
WER
Wet Etch Rate
Ratio de Gravure Humide
X
Xj
Profondeur des extensions
XRR
X Ray Reflectometry
Caractérisation par Réflexion de Rayon X
Y, υ
υ
Coefficient de Poisson
8
Introduction générale
Le marché des semiconducteurs, constitué à plus de 90% par la technologie CMOS
(Complementary Metal Oxide Semiconductor), possède un chiffre d'affaire de plus de 200
milliards d'euros. Ce marché, qui a connu un essor fantastique jusqu’aux années 2000, reste
sur des croissances de l'ordre de 8 à 10% par an encore de nos jours. C'est un marché très
concurrentiel où les applications sont de plus en plus nombreuses: Internet, la téléphonie
mobile, les télécommunications, l'automobile… Afin d'être compétitifs, les fabricants de
puces doivent continuellement augmenter les performances de leurs circuits tout en réduisant
leur coût de fabrication. Pour cela, ils réduisent la taille des dispositifs, ce qui permet ainsi
d'augmenter la densité d'intégration des transistors sur une même surface. C'est en 1965 de
Gordon Moore, co-fondateur d'Intel, énonce sa célèbre loi, qui porte maintenant son nom, qui
prédit que le nombre de transistor dans un circuit sera doublé tous les 18mois. [Moore 65].
Depuis plus de 40 ans, les industriels augmentent ainsi la densité de leurs circuits, et pour cela
ils réduisent la taille des éléments qui les constituent, autrement dit les transistors. C'est la
SIA (Semiconductor Industry Association) qui publie chaque année l'ITRS (International
Technology Roadmap for Semiconductor) qui définit les nouvelles spécifications en termes de
dimensions, composants mais également de matériaux ou équipements. Dans les premiers
temps, cela a été une simple réduction des dimensions comme prévu par Dennard [Dennard
74]. Cependant de nouveaux problèmes ont fait peu à peu leur apparition lors des
changements de générations technologiques, et il est de plus en plus compliqué de suivre les
spécifications de la "road map". En un demi siècle nous sommes donc passés du premier
transistor à l'intégration de millions d'unités sur quelques centimètres carrés comme le montre
la Figure 1.
Premier transistor fait sur
une base de Germanium en
1947 par le laboratoire Bell
Premier microprocesseur
fabriqué par Intel en 1971:
Le 4004 ayant 2400
transistors
Microprocesseur Intel
Pentium III, en 1999 près de
10 millions de transistors
Figure 1: Evolution des circuits intégrés, du premier transistor fabriqué en 1947, à
l'intégration de plusieurs dizaines de million d'unité sur quelques centimètres carrées de nos
jours.
9
Introduction générale
En effet les leviers d'augmentation de performance, tels que la réduction de l’épaisseur du
diélectrique de grille, ou l'abaissement de la tension d'alimentation, arrivant à leurs limites, il
a fallu alors trouver de nouvelles solutions.
La recherche de ces solutions nécessitant des investissements colossaux, c'est ainsi que des
alliances, telles que celle du site de Crolles 2 entre avec NXP (ex Philips Semiconductors ),
ST Microelectronics et Freescale semiconductor (anciennement Motorola), ont vu le jour afin
de rester dans la course.
Une des solutions trouvées pour continuer l'augmenter des performances des transistors
consiste à tirer profit du comportement piezorésistif du silicium. Nous arrivons ainsi à
modifier la la mobilité des porteurs électroniques à l'aide de contraintes mécaniques
appliquées sur le cristal de silicium. Dans le cas de transistor nous pouvons donc obtenir des
transistors plus ou moins performants suivant les contraintes auxquelles ils sont soumis.
Il existe plusieurs façons pour modifier la périodicité cristalline et ainsi obtenir une
modification des bandes de conduction et de valence du silicium. L'une des techniques les
plus connues est appelée communément substrat virtuel. Cela consiste à faire croître un cristal
de Si sur un substrat de silicium–germanium, ce qui modifie la taille de la maille cristalline et
crée ainsi une contrainte [Jusrzack 99a], [Rim 01].
Au début du 21ieme siècle de nouvelles méthodes apparaissent pour contraindre les
dispositifs. Il s'agit d'utiliser les procédés de fabrication standard pour générer ces contraintes
mécaniques. Ces techniques appelées "procédés induisant des contraintes", ou en anglais
"Process Induced Stress", ont vu leur avènement avec la technologie CMOS 65nm, dont le
lancement en production est imminent. Comme nous le verrons dans ce manuscrit, elles
devraient rester attractives pour les générations suivantes. C'est donc dans ce contexte qu'il a
fallu très rapidement étudier, comprendre et intégrer ces différentes techniques afin de rester
dans la course à la miniaturisation.
Nous allons, au cours de ce mémoire, nous pencher sur différents aspects de ces procédés de
fabrication induisant des contraintes mécaniques.
Dans le chapitre I, nous rappellerons d’abord les propriétés de base du transistor MOS. Celuici est l'élément principal de nos études il faut donc en comprendre le fonctionnement et les
différents paramètres qui en déterminent le comportement. Ensuite nous aborderons les
aspects matériaux avec l’analyse des mécanismes de déformation du cristal de silicium. Nous
terminerons ce chapitre par l’examen des effets de la piézorésistivité sur le comportement
électronique du silicium. Ce premier chapitre va surtout servir de référence et nous y ferons
régulièrement référence tout au long des autres chapitres.
Le chapitre II sera consacré aux conséquences de l'orientation cristallographique du substrat
de silicium pour les dispositifs. C'est un chapitre important car la direction dans laquelle
circule le courant par rapport aux plans cristallins a une influence sur la mobilité des porteurs.
Et surtout cela va avoir de lourdes conséquences sur la sensibilité des transistors par rapport
aux contraintes. Autrement dit, il y a de fortes interactions entre les procédés induisant des
contraintes et l'orientation du substrat.
Le chapitre III nous fera pénétrer dans le monde du "Process Induced Stress" avec l'un des
modulateurs de performance par les contraintes les plus anciens et les plus importants:
10
Introduction générale
L'isolation. En effet, les procédés d’isolation étaient déjà connus, bien avant l’introduction de
la technique d’isolation par tranchées, pour les problèmes qu’ils engendraient, comme par
exemple la création de dislocations. De nos jours, ce type de contrainte est bien mieux
contrôlé et notre but ici est de les utiliser à bon escient. Pour cela il nous faut modéliser leurs
effets en fonction des différentes dimensions des transistors afin d’interpréter plus facilement
les caractéristiques électriques qui en résultent.
Cependant, si nous devions ne discuter que d'un seul procédé induisant des contraintes dans
les technologies du moment, on retiendrait plutôt le dépôt des couches de nitrures contraints
utilisés comme couches d'arrêt de gravure contact. Au cours du chapitre IV nous étudierons
ainsi le dépôt de CESL ("Contact Etch Stop Layer") et ses conséquences pour les transistors.
Après sa première publication en 2000 [Ito 00], ce procédé induisant des contraintes est
devenu, et de loin, le plus largement utilisé dans l'industrie de la microélectronique du fait de
sa facilité d'utilisation. La compréhension de son fonctionnement va être au centre du chapitre
III, ce qui va nous permettre de mettre l'accent sur la sensibilité des dispositifs en fonction de
leurs dimensions.
Le chapitre V s'intéressera enfin à un procédé récent appelé technique de mémorisation des
contraintes, ou SMT (pour "Stress Memorization Technique". L'intégration de ce procédé
reste délicate et nous verrons tout au long de ce chapitre, à la fois la problématique et les
tentatives d’explication et de modélisation de ce phénomène. Comme pour tout procédé
induisant des contraintes, l'étude des performances sera faite en fonction des différentes
dimensions des transistors. Nous verrons que l'effet de mise en mémoire est plus difficile à
expliquer que techniques précédemment étudiées, même si, dans la course à la performance,
cette technique paraît être bien adaptée à une utilisation à l’échelle industrielle pour les futurs
nœuds technologiques.
Enfin nous pourrons conclure sur ces différents procédés afin d'en faire un bilan et se prêter
au jeu de la prédiction quant à l'utilisation des contraintes mécanique pour l’amélioration des
caractéristiques électriques des composants.
11
Chapitre I : Technologies MOS et
contraintes mécaniques : les enjeux
Ce premier chapitre va servir de référence pour la suite de ce manuscrit, en présentant les
notions et modèles de base, utiles à sa compréhension. Tout d’abord, nous nous intéresserons
aux principes de fonctionnement et à la modélisation du transistor MOS. Puis nous nous
attarderons sur la théorie d’élasticité linéaire afin de fixer un cadre global pour les contraintes
mécaniques qui nous intéresseront dans ce travail, à savoir les contraintes non destructrices.
Enfin, nous terminerons par une présentation des bandes de conduction et de valence du
silicium sous contraintes qui nous permettra de comprendre l’usage que l’on peut faire de la
piézorésistivité dans les technologies MOS pour en améliorer les performances.
I.1 Le transistor MOS : Principe et Architecture sur substrat massif
I.1.1 Principe de fonctionnement du transistor MOSFET
Le transistor à effet de champ, appelé transistor MOSFET (Metal Oxide Semiconductor Field
Effect Transistor) ou simplement transistor MOS, est le composant le plus répandu dans le
monde du semiconducteur. En effet il représente l’élément unitaire de la fabrication des
circuits de la microélectronique ou technologie CMOS (Microprocesseur, mémoire
SRAM…). Une représentation un peu caricaturale du transistor MOSFET est celle d’un
interrupteur ou encore d’un robinet. En termes plus scientifiques, il s’agit d’un dispositif
ayant comme élément essentiel une électrode de contrôle, appelé grille, qui permet de
moduler la densité de porteurs d’une zone semiconductrice (canal du transistor) à l’aide d’un
champ électrique perpendiculaire, transmis à travers un isolant (diélectrique de grille). Ces
porteurs sont des charges mobiles qui peuvent être soit des électrons dans le cas d’un
nMOSFET, soit des trous dans le cas d’un pMOSFET. Les charges ainsi crées dans le canal,
dont les extrémités sont reliées à deux régions fortement dopées (source et drain), produisent
un courant électrique lorsqu’une tension est appliquée entre source et drain. Généralement les
porteurs arrivent par la source et sont collectés par le drain.
I.1.2 Architecture générale
Le transistor MOS est un dispositif constitué de 4 électrodes (Figure I.1): La grille (G), la
source (S), le drain (D) et le substrat (B). Ses grandeurs caractéristiques sont la longueur de la
grille, notée L, sa largeur, notée W, et l’épaisseur du diélectrique, notée TOX. Les tensions
notées par commodité VG, VD et VB représentent les différences de potentiel par rapport à la
source qui est généralement à la masse, elles devraient donc plutôt être notées : VGS, VDS et
VBS. Une caractéristique importante du transistor MOS, contrairement au bipolaire, est que
son canal de conduction est dit surfacique, ce qui signifie que le courant circule à proximité de
l’interface entre le diélectrique de grille et le substrat et non dans le volume du silicium.
Lorsque la conduction s’effectue par les porteurs minoritaires du substrat (électrons dans le
cas d’un nMOSFET), le transistor est dit à enrichissement, sinon il est dit à accumulation
(technologie pratiquement abandonnée).
13
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
VG
espaceurs
oxyde de
grille Tox
grille
L
VS
VD
source
drain
canal
extension
Isolation
(STI)
substrat
VB
source
Vue de dessus
grille
W
drain
L
Figure I.1 : Coupe Schématique d’un transistor MOS avec une vue de dessus.
De façon schématique un transistor MOS est constitué de 3 modules :
-Le module de grille : C’est l’électrode qui va commander le dispositif tel un
interrupteur. Dans les technologies actuelles (jusqu’au nœud technologique 45nm), elle
est constituée de silicium polycristallin, souvent appelé polysilicium, qui est dopée
selon s'il s’agit d’un nMOSFET ou d’un pMOSFET, respectivement N+ et P+. Cette
électrode est isolée du substrat par le diélectrique de grille. Il s’agit d’oxyde de silicium
nitruré : SiON.
-Le module de canal : C’est la zone constituée de silicium monocristallin, située sous
l’oxyde de grille et qui constitue le lieu de conduction des porteurs minoritaires. Elle est
dopée P dans le cas d’un nMOSFET, et N pour un pMOSFET.
-Le module de jonctions et extensions : Il s’agit des zones de source et de drain,
également noté S/D, qui sont les électrodes latérales. Elles sont réalisées par dopage à
dégénérescence du substrat, N+ dans le cas nMOSFET et P+ pour le pMOSFET. Nous
distinguons deux zones : au contact direct du canal nous trouvons les extensions, ou
LDD (de « Lightly Doped Drain »), où le dopage est plus superficiel. Puis de part et
d’autre viennent les deux zones ohmiques de source et de drain, avec des jonctions plus
profondes pour réduire leur résistivité ; elles sont formées après la création des
espaceurs qui sont en nitrure (Si3N4) dans les technologies actuelles,
Les électrodes de grille, de drain et de source sont siliciurées (réaction chimique d’un métal
avec le silicium) afin de réduire la résistance de la prise de contact. Dans les nouvelles
technologies elles sont faites avec du siliciure de nickel (NiSi).
14
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
I.1.3 Paramètres de modélisation et grandeurs caractéristiques
Dans cette section nous allons nous intéresser aux modèles analytiques qui permettent de
relier entre elles de façon simple les grandeurs caractéristiques d’un transistor MOS dit à
canal long. Les dispositifs submicroniques seront vus dans une deuxième partie. Le transistor
nMOS étant le symétrique du pMOS nous ne traiterons ici que du premier. En effet, les
mêmes raisonnements et équations pourront être appliqué au second, aux signes près.
Notre but est ici de connaître les modélisations des transistors afin de mieux comprendre dans
la suite les modifications apporter par les contraintes mécaniques. Nous ne modifierons
cependant pas ces modèles en y incluant le paramètre de déformation du cristal.
I.1.3.1 Tension de seuil Vth
Le transistor MOS possède deux régimes de fonctionnement, dont la frontière est le seuil.
Nous appelons tension de seuil, Vth, le potentiel qu’il faut appliquer sur l’électrode de grille
afin de créer l’inversion dans le canal, ce qui correspond à l’apparition de la couche de
porteurs minoritaires. En dessous de cette tension, le transistor est en régime bloqué, ou sous
le seuil. Au dessus, il est en régime d’inversion, ou passant. Physiquement parlant, le seuil est
atteint (VG=Vth), lorsque la densité de porteurs minoritaires en surface (électrons dans le cas
d’un nMOS) devient égale à celle des majoritaires dans le canal (trous dans le cas d’un
nMOS). Pour le cas du nMOSFET son expression la plus connue [Sze 81] est la suivante :
Vth = V FB + 2Φ F + K B 2Φ F − VB
Équation I.1
Cette modélisation est valide pour un transistor MOS idéal, sans aucun effet parasite. VFB
représente la tension de bandes plates, ΦF le potentiel de Fermi dans le substrat, et KB le
coefficient du substrat qui peut s’écrire:
KB =
2qε Si ε OX N B
Équation I.2
C OX
Où NB est le dopage du substrat et COX la capacité de l’oxyde de grille.
I.1.3.2 Régime sous le seuil : courant de fuite IOFF et pente sous le seuil S
Le régime de fonctionnement sous le seuil correspond à une inversion faible de porteurs dans
le canal, c'est-à-dire une petite concentration de porteurs minoritaires vis-à-vis des
majoritaires (peu d’électrons par rapport aux trous dans le cas d’un nMOS). Dans ce cas la
conduction s’effectue essentiellement par diffusion et varie exponentiellement en fonction de
VG-Vth. Son expression la plus communément admise est donc:
⎛ V − Vth
I D = I th exp⎜⎜ G
⎝ nU T
⎞
⎟⎟
⎠
Équation I.3
15
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
avec :
I th =
⎛
V
W
μ 0U T2δ ⎜⎜1 − exp(− D
L
UT
⎝
⎞
) ⎟⎟
⎠
Équation I.4
où :
μ0 est la mobilité des porteurs sous faible champ
KB
δ =
est le facteur de substrat
2 2Φ F − VB
η = 1 + δ est un paramètre sans dimension reflétant l’efficacité du couplage entre VG
et le potentiel de substrat VB. Autrement dit, ce coefficient exprime la sensibilité de la
commande du transistor par la grille.
La pente sous le seuil, notée S, permet également de caractériser ce couplage. Elle est définie
par :
S=
∂VG
= nU T ln 10
∂ (log I D )
Équation I.5
En exprimant n en fonction des capacités d’oxyde et de déplétion dans le substrat, nous
obtenons :
S=
kT
q
⎛ C Dep
⎜⎜1 +
C OX
⎝
avec : TDep =
⎞
ε T ⎞
kT ⎛⎜
⎟⎟ ln 10 =
1 + Si OX ⎟ ln 10
q ⎜⎝ ε OX TDep ⎟⎠
⎠
Équation I.6
2ε Si
(φ d − VB )
qN B
où COX et TOX correspondent respectivement à la capacité et à l’épaisseur de l’oxyde de grille,
CDep et TDep à celles de la déplétion dans le substrat. La pente sous le seuil S correspond à
l’augmentation nécessaire de la tension appliqué sur la grille VG pour augmenter le courant de
drain ID d’une décade; C’est donc l’inverse de la pente en faible inversion de la
caractéristique Log(ID)-VG (Figure I.2). Si nous considérons les équations dans le cas d’un
transistor idéal (n=1), la pente sous le seuil est limitée à 60mV/décade à 300°K. Notons que
plus S sera faible meilleur sera la sensibilité du transistor à la commande. Le régime sous le
seuil, qui correspond à l’état bloqué du dispositif, se traduirait idéalement, pour des
applications de type logique, par l’absence de courant débité entre la source et le drain lorsque
aucune tension n’est appliquée sur la grille (VG=0V; VD≠0V). En réalité ce courant noté IOFF
est non nul. Nous chercherons donc à le minimiser afin de réduire la consommation statique
des circuits. D’après Équation I.3 et Équation I.5 nous avons :
⎛ −V
⎞
I OFF = I th exp⎜ th ln 10 ⎟
⎝ S
⎠
Équation I.7
16
IOFF
Courant de drain ID (log)
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Régime
sous le
seuil
Régime d’inversion
forte
Figure I.2 : Caractéristique électrique
Log(ID)-VG présentant les principales
grandeurs
caractéristiques
de
modélisation sous le seuil d’un
transistor MOS en faible inversion.
S-1
O
Tension de grille VG
Vth
I.1.3.3 Régime de forte inversion : courant de saturation ION
Le régime de forte inversion est défini par une concentration de porteurs minoritaires en
surface très élevée par rapport à celle des majoritaires. Dans ce cas, la conduction dans le
transistor MOS entre la source et le drain se fait essentiellement par la dérive induite par le
champ longitudinal. Nous distinguons alors deux modes, linéaire et saturé, en fonction de la
tension VD appliquée au drain. En mode linéaire, pour VD<VG-Vth, le courant proportionnel à
VD. En considérant le modèle en 1+δ issu du développement au second ordre de l’intégration
le long du canal de la charge d’inversion, nous obtenons :
I D = μ eff C OX
W
L
VD ⎤
⎡
(
)
1
V
−
V
−
+
δ
VD
G
th
⎢
2 ⎥⎦
⎣
Équation I.8
Où μeff est la mobilité effective des porteurs sous champ électrique non nul. En dérivant
l’Équation I.8 par rapport à VD nous pouvons observer que le courant ID atteint son maximum
pour VD=(VG-Vth. )/(1+δ)
Quand nous avons VD>VG-Vth le transistor est alors en mode de saturation (Figure I.3). La
dépendance en VD se réduit très fortement et ID est alors quadratiquement dépendant de VG.
Ce régime de forte inversion correspond à l’état passant du dispositif MOS. Nous l’appelons
alors courant de drain saturé, ou courant de saturation, noté ION; il peut être approché par la
relation suivante :
I ON
1
W ⎛ VG − Vth ⎞
= μC OX
⎜
⎟
2
L ⎝ 1+ δ ⎠
2
Équation I.9
Les deux modes, linéaire et saturé, du régime de forte inversion, sont représentés sur les
caractéristiques ID-VD paramétrées en fonction de VG de la Figure I.3
17
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
saturé
Courant de drain ID
Courant de drain ID
linéaire
VG=Vdd
VG augmente
ION
VG=Vdd
VD=Vdd
Tension de drain VD
Tension de grille VG
Figure I.3 : Caractéristiques ID-VD (à gauche) et ID-VG (à droite) présentant les modes
linéaire et saturé d’un transistor MOS en forte inversion. ION étant le courant à l’état passant
à une tension d’alimentation donnée (VG=VD=Vdd).
I.1.4 Cas du transistor submicronique
Avec l’avènement des technologies fortement submicroniques, les modélisations précédentes
sont mises à défaut par les effets parasites apparaissant à cause de la réduction des dimensions
du dispositif unitaire. Nous allons donc ici détailler quelques uns de ces effets en utilisant des
modélisations simplifiées qui ont été proposées.
I.1.4.1 Les effets canaux courts : SCE et DIBL
Les effets canaux court englobent deux effets : l’effet canal court proprement dit (SCE pour
Short Channel Effect), et l’abaissement de la barrière de potentiel par la tension appliquée sur
le drain (DIBL pour Drain Induced Barrier Lowering). Ces deux phénomènes ont la même
incidence, ils abaissent la barrière de potentiel que constitue le canal entre les zones de source
et de drain (Figure I.4). Le premier effet (SCE) résulte d’une superposition des zones de
charges d’espace des jonctions sources/drains pour les canaux les plus courts. Le deuxième
est dû à l’influence croissante du champ électrique latéral sur le potentiel du canal, autrement
dit de la polarisation du drain VD (Figure I.5). Ces deux effets se traduisent par une
diminution de la tension de seuil Vth pour les petits dispositifs. L’effet SCE est quantifié par la
différence entre le Vth d’un transistor long et court pour un VD est faible (de l’ordre de
50mV). Tandis que l’effet DIBL est quantifié par la différence de Vth entre VD faible et VD
=Vdd, pour un transistor nominal (de la dimension de la technologie voulue).
L<2λ
L>>2λ
Barrière de
potentiel
SCE
S
λ
D
S
D
S
DIBL
D
transistor "canal long"
Faible Vds
transistor "canal
court" Faible Vds
+ polarisation
drain
Figure I.4 : Principe de la variation de la barrière de potentiel avec la longueur de grille
(SCE) et la polarisation de drain (DIBL).
18
Canal
court
Log (ID)
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Canal
long
Vth
SCE
VD faible
DIBL
SCE
VD = Vdd
DIBL
IOFF
augmente
Log (L)
VG
Figure I.5 : Impacts des effets canaux courts sur les caractéristique Vth-L (à gauche) et
Log(ID)-VG (à droite). Cette chute de tension de seuil entraîne ainsi une augmentation du
courant à l’état bloqué IOFF.
Ces deux effets ont été très bien modélisés par la transformation tension-dopage (VDT)
proposée par Skotnicki et al [Skotnicki 88]. Pour cela il faut revenir sur les hypothèses émises
afin de modéliser la tension de seuil Vth donnée par l'Équation I.1. Il faut en effet considérer
ici une distribution bidimensionnelle du potentiel, d'où la réécriture de l'équation de Poisson
de la façon suivante:
N
∂ 2φ ∂ 2φ
+ 2 =q B
2
ε Si
∂x
∂y
Équation I.10
L'intérêt de la VDT est qu'elle remplace le dopage réel NB par un dopage apparent NB* qui
prend en compte l'influence de la composante longitudinale du champ électrique tel que:
N B* = N B −
2ε Si VD + fφ d
q
L2
Équation I.11
En remplaçant alors le dopage réel, qui intervient à travers le coefficient de substrat, par le
dopage apparent dans l'expression de Vth obtenu par l'Équation I.1, et en développant au
second ordre, nous obtenons:
Xj
Xj
ε V
ε fφ d
Vth (L ) = Vth ,∞ − K B (1 + ( ) 2 ) 2φ F Si D2 − K B (1 + ( ) 2 ) 2φ F Si
L
qN L
L
qN B L2
14444424444B 43 14444424444
43
DIBL
Éq. I.12
SCE
Où Vth, ∞ correspond à la tension de seuil d'un transistor à canal infiniment long définie par
l'Équation I.1. Cette expression de Vth nous permet de mettre en évidence sa dépendance en
1/L2. Le premier terme étant proportionnel à VD correspond donc au DIBL, tandis que le
deuxième proportionnel à fΦd rend compte du SCE.
19
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
D'autres paramètres ont une influence sur ces phénomènes : la profondeur de jonction Xj, la
dégradation de la pente sous le seuil S [Gwoziecki 99] ou encore l'effet canal court inverse
RSCE lié à l'existence de poche. La VDT a permis de modéliser ces différents comportements
[Skotnicki 03].
I.1.4.2 Les résistances séries
Dans un transistor long, les résistances séries sont négligeables, car la résistance principale est
celle du canal et non des zones d’accès (source et drain) ; mais ceci n'est plus vrai lorsque
nous réduisons les dimensions. Ces résistances vont venir s'appliquer sur les terminaux du
transistor (source et drain) et ainsi réduire les tensions effectives comme le montre la Figure
I.6.
G
G
S
D
S
S'
D'
D
RS
RS
B
B
transistor idéal
transistor réel
Figure I.6: Schéma
électrique
d’un
transistor idéal et
d’un transistor réel
avec
résistances
séries RS.
Si nous notons VG’ et VD’ les tensions effectives respectivement entre G et S et entre D et S
nous avons :
VG ' = VG − RS I D
Équation I.13
V D ' = V D − 2 RS I D
Équation I.14
Si nous remplaçons alors ces expressions dans l’expression du courant de saturation, nous
obtenons alors :
I ON =
(VG − Vth ) 2
1
W
μCOX
W
2
L ⎡
⎤
⎢⎣1 + μC OX L RS (VG − Vth )⎥⎦
Équation I.15
I.1.4.3 La déplétion de grille
Avec la réduction des dimensions, l’épaisseur de l’oxyde de grille diminue et la
caractéristique capacité grille - tension grille (C-V) en inversion ne remonte pas jusqu’à un
plateau comparable à celui de l’accumulation. Nous appelons cela la polydéplétion. En effet la
grille n’est pas complètement dégénérée à son interface avec l’oxyde, il existe donc une
courbure de bande d’énergie sous une polarisation extérieure. Il apparaît alors une charge
image, lié à la déplétion du matériau de grille. Cette zone de désertion joue électriquement
comme une capacité venant se connecter en série avec la capacité d’oxyde et la capacité
20
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
d’inversion dans le substrat. Nous obtenons alors une capacité équivalente réduite, et par
conséquent un couplage capacitif entre la grille et le canal.
I.1.4.4 La quantification de l’énergie des porteurs
Cette limite n'est pas donnée par l'architecture, mais plutôt par la limite de la mécanique
classique. En effet le canal d’inversion résulte de la courbure importante des bandes de
conductions et de valence près de la surface. Avec cette courbure de potentiel, il y a
apparition d'un puits quantique qui impose un phénomène de quantification de l'énergie des
porteurs sur des niveaux discrets (Figure I.7). Plus ce puits "triangulaire" est pointu, plus
l’effet est important.
0.3
Energie (eV)
0.2
0.1
0
-0.1
Ec (eV)
FO-1
FO-2
FO-3
FO-4
niveaux
-0.2
-0.3
5
10
15
Profondeur (nm)
20
25
Figure I.7: Niveaux d'énergie discrets et densités de probabilité de présence correspondantes
dans un puits quantique "triangulaire" d'une capacité NMOS à Vg=1V grille poly N1E20cm3 / 2nm SiO2 / canal P1E18cm-3 avec les 4 premières fonctions d'onde (u.a.)
Le barycentre des charges de la couche d’inversion décrit par le couplage SchrödingerPoisson est beaucoup plus éloigné de l’interface que dans le cas classique (Figure I.8). La
zone comprise entre le pic de densité et l’interface se trouve appauvrie en porteurs. Cette zone
est appelée "darkspace".
Densité de porteur
Poly-Si
SiO2
Canal
quantique (PoissonSchrödinger)
non-quantique
(Statistique Boltzmann)
Darkspace
21
Figure I.8: densité de porteurs
dans un MOSFET décrite par une
approche classique et une
approche quantique.
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Nous pouvons alors modéliser cet effet comme une contribution supplémentaire à l’épaisseur
d’oxyde effectif ou EOT. Cela ajoute quelques angströms à l’épaisseur physique [Yang 99]
comme nous pouvons le constater sur Figure I.9 où nous avons simulé des caractéristique
C(V) pour deux épaisseurs d'oxyde: 3 et 20nm.
dopage substrat 1E22 - oxyde 3nm
C(V) oxyde épais (20nm)
5E-10
6E-11
capacitance (F)
capacitance (F)
8E-11
4E-11
2E-11
Poisson avec stat.
Boltzmann
4E-10
3E-10
2E-10
1E-10
Poisson +
Schrödinger
0
0
-1,5
-1
-0,5
0
0,5
Vg(V)
1
-1,5
1,5
-0,5
Vg(V)
0,5
1,5
Figure I.9: Simulation de caractéristique C(V) pour deux épaisseurs d'oxydes (20 et 3nm) avec
une approche quantique (Poisson + Schrödinger) et une approche classique (Poisson avec
statistique Boltzmann)
I.1.4.5 L'épaisseur d'oxyde équivalente
Nous venons de voir que les effets quantiques ainsi que la déplétion de grille jouent un rôle
important dans les zones déplétées de part et d'autre de l'oxyde. Nous devons donc corriger les
modèles analytiques du transistor MOS idéal. Ceci peut être fait de façon très simple
(quoiqu’imparfaite) en introduisant une épaisseur d'oxyde équivalente:
eq
TOX
= TOX + TDep
ε OX
ε
+ Tq OX
ε poly
ε Si
Équation I.16
Avec TDep la profondeur de polydéplétion, Tq la largeur de darkspace et εpoly la constante
diélectrique du matériaux de grille. Nous estimons à 8Ǻ l’épaisseur électrique supplémentaire
dûe au darkspace avec à la polydéplétion. Cependant, comme nous pouvons le voir sur la
Figure I.10, l'épaisseur du darkspace dépendant du dopage canal.
Densité électrons (m-3)
Confinement qu
1E+28
1E+27
1E+26
1E+25
Augmentation
du dopage canal
1E+24
1E+23
1E+22
1E+21
1E+20
10
Figure I.10: Représentation du darkspace
en fonction du dopage du canal.
15
p
22
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
I.1.4.6 La mobilité effective
Nous avons pu voir que le courant de drain dépend d'un paramètre appelé mobilité μ,
Équation I.8. Cependant nous avons jusqu'ici utilisé ce terme sans nous préoccuper de la
physique sous-jacente, en particulier des différentes interactions que subissent les porteurs
durant leurs parcours entre la source et le drain. En faite la mobilité représente la qualité du
transport dans le canal. Physiquement, elle est inversement proportionnelle à la fréquence
d'interactions des porteurs. Or, pour obtenir un meilleur contrôle des effets canaux courts dans
les petits dispositifs, on augmente en général le dopage du canal. Ceci entraîne une
augmentation des interactions dites coulombiennes ; le contrôle de la tension de seuil par
l’ajustement du dopage du canal se fait donc au détriment de la mobilité; ainsi, en réduisant
Ioff, nous réduisons aussi Ion.
Nous allons donc maintenant modéliser cette mobilité en fonction des paramètres du
transistor. En 1979, A.G. Sabnis et J.T. Clemense [Sabnis 79] ont pu montré qu'il était
possible de définir un paramètre empirique, nommé champs effectifs Eeff, avec lequel les
mobilités mesurées convergent sur une loi de mobilité universelle. Ce paramètre de champ
effectif Eeff reste un paramètre empirique et n'a pu trouvé une définition physique, même s'il
reflète le champ électrique moyen près de l’interface oxyde-semiconducteur. Nous pouvons
l’écrire:
E eff =
1
ε Si
(αQinv + βQdep )
Équation I.17
avec α et β 2 coefficients d'ajustement dépendants du type du substrat, de l'orientation
cristalline, de la direction du transport, du type de porteur,…
Le champ effectif dans le silicium orienté (100) avec <110> comme direction de transport est
souvent défini par:
E eff =
1 1
( Qinv + Qdep )
ε Si 2
Équation I.18
lorsqu’on s’intéresse aux électrons, et :
E eff =
1 1
( Qinv + Qdep )
ε Si 3
Équation I.19
lorsqu’on s’intéresse aux trous
Ces expressions ne nous offrent que des approximations grossières du champ basé sur des
considérations empiriques.
A partir de ces expressions, il est cependant possible de définir une loi de mobilité pour les
électrons et pour les trous quelque soit la technologie utilisée. Il est alors nécessaire de
différencier la mobilité du substrat noté μ0, de la mobilité en couche d'inversion μeff
(dépendante de Eeff). Cette loi peut alors être décomposée en plusieurs composantes [Payet
05]:
23
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
-La mobilité liée aux interactions avec les phonons:
⎡ cm 2 ⎤
− 0.3 ⎡ MV ⎤
pour les électrons: μ ph ⎢
⎥ = 330 E eff ⎢
⎣ cm ⎥⎦
⎣ Vs ⎦
Équation I.20
⎡ cm 2 ⎤
− 0.3 ⎡ MV ⎤
pour les trous: μ ph ⎢
⎥ = 90 E eff ⎢
⎣ cm ⎥⎦
⎣ Vs ⎦
Équation I.21
-La mobilité liée aux interactions avec les rugosités de surface:
⎡ cm 2 ⎤
− 2.9 ⎡ MV ⎤
pour les électrons: μ sr ⎢
⎥ = 1450 E eff ⎢
⎣ cm ⎥⎦
⎣ Vs ⎦
Équation I.22
⎡ cm 2 ⎤
−1 ⎡ MV ⎤
pour les trous: μ sr ⎢
⎥ = 140 E eff ⎢
⎣ cm ⎥⎦
⎣ Vs ⎦
Équation I.23
Enfin la troisième composante n'est pas universelle, c'est celle liée aux interactions avec les
dopants, la composant coulombienne μc. Elle ne sera pas décrite ici.
Ces trois composantes sont des fonctions puissance du champ effectif, et la mobilité totale
peut être exprimée en utilisant la loi de Mathiessen:
1
μ eff
=
1
μ sr
+
1
μc
+
1
Équation I.24
μ ph
μph
Log(μeff)
μeff
Figure I.11 : Représentation de la
loi de mobilité universelle en
fonction du champ effectif.
μc
μsr
Eeff
L’expression du courant de drain donnée par l’équation I.8 sous entend que la relation entre la
vitesse moyenne des porteurs dans le canal et le champ électromoteur est une relation de type
linéaire :
v = μE = μ
VD
L
Équation I.25
24
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Si nous nous plaçons à champ fort, les porteurs ont une probabilité bien plus importante
d’interaction avec les phonons, ce qui entraîne une vitesse moyenne de saturation, ou vitesse
de saturation noté vsat, à partir d’un champ électrique critique noté Ec
La relation linéaire entre la vitesse et le champ électrique n’est alors plus valable (Figure
I.12).
Vitesse
vsat
Figure I.12 : Représentation de la
vitesse moyenne des porteurs en
fonction de champ électromoteur.
μ
Ec
Champ électrique
Ce qui nous permet de mettre en équation cette dépendance et nous obtenons :
Ec =
2v sat
Équation I.26
μ eff
⎧ 1 μ eff
1 μ eff
E=
⎪
E
2 1 + θ d VD
⎪2 1+
v=⎨
Ec
⎪ 1
si E ≥ E c
⎪ μ eff E c
⎩ 2
avec θ d =
si
E < Ec
Équation I.27
μ eff
2v sat L
Les expressions du courant de drain sont modifiées et deviennent :
-en mode linéaire :
ID =
μ eff
VD ⎤
W⎡
(
)
−
−
1
+
C OX
V
V
δ
VD
G
th
1 + θ d Vd
2 ⎥⎦
L ⎢⎣
-en mode de saturation :
W
1
(VG − Vth )VDsat
I Dsat = μ eff C OX
L
2
Équation I.28
Équation I.29
25
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
avec V Dsat =
1
1
1+ δ
+
LE c VG − Vth
Afin de résumer, nous avons pu voir que la réduction des dimensions, notamment la longueur
de grille, en dessous du submicronique amène des changements de fonctionnement du
transistor avec l'apparition de phénomènes parasites. Il a donc été nécessaire de modéliser ces
effets. Dans la suite, nous nous baserons sur ces modèles afin de comprendre les
modifications des paramètres à l'aide des contraintes mécanique.
I.1.5 Optimisation du transistor submicronique
I.1.5.1 Les spécifications
Comme nous avons pu le voir dans l’introduction générale, l’industrie du semiconducteur, et
en particulier de la technologie CMOS, est soumise à une demande croissante d’intégration.
Cependant, dans les technologies submicroniques, les effets parasites font dériver les
caractéristiques électriques des transistors. Ainsi, d’une génération à une autre, d’un nœud
technologique à un autre, les industriels essaient d’obtenir un comportement du transistor
nominal qui ne s’éloigne pas trop de celui du transistor long, afin de faciliter la conception des
circuits. Pour cela ils se réfèrent à la feuille de route fixée par la SIA (Semiconductor Industry
Association) dans l’ International Technology Roadmap for Semiconductor [ITRS 05]. Le but
de ce comité est de décider des spécifications pour les générations futures (Table I.1)
haute
performance
basse
consomation
année de mise en production
Type de
technologie Génération [nm]
Tension d'alimentation Vdd [V]
Epaisseur d'oxyde EOT [A]
Vth [mV]
Ioff [µA/µm]
Ion [µA/µm]
Délai [ps]
Fréquence [GHz]
Tension d'alimentation Vdd [V]
Epaisseur d'oxyde EOT [A]
Vth [mV]
Ioff [µA/µm]
Ion [µA/µm]
Délai [ps]
Fréquence [GHz]
2004
90
1,2
21
500
1,0E-05
440
2,77
390
1,2
12
200
0,05
1110
0,95
1260
2007
65
1,2
19
524
1,0E-05
519
1,97
508
1,1
11
165
0,2
1200
0,64
1563
Table I.1 : Spécifications de l’ITRS 2005, pour le nMOS
2010
45
1,1
14
502
1,0E-05
666
1,33
752
1
6,5
151
0,28
2050
0,4
2500
2013
32
1
12
483
2,1E-05
684
0,9
1111
0,9
5
167
0,29
2198
0,25
4000
2016
22
1
8
487
1,2E-05
1016
0,61
1639
0,8
5
195
0,11
2713
0,15
6667
2019
16
1
8
488
1,3E-05
1289
0,41
2439
0,7
5
205
0,11
2744
0,1
10000
Substrat Massif
Substrat UTB FDSOI
Architecture DG
Depuis quelques années, l’ITRS distingue deux types de spécifications. Une pour la
technologie basse consommation (BC) qui correspond à l’électronique embarquée (téléphone
mobile, ordinateur portable). L’autre pour la technologie haute performance (HP) qui
correspond au applications logiques (microprocesseurs). Nous pouvons remarquer qu’à partir
du nœud technologique 32nm, il faudra abandonner les technologies sur substrat massif de
silicium pour utiliser de nouvelles solutions, dont nous verrons quelques exemples dans la
suite de cet exposé.
26
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Pour suivre ces spécifications, la technologie CMOS se doit, alors qu’elle réduit les
dimensions de ses composants, d’offrir des transistors plus performants, et cela en dépit des
effets parasites. Cela passe par une augmentation de la vitesse de commutation d’une porte
logique, ce qui est directement liée au courant débité par le transistor (ION), et une réduction
du courant de fuite (IOFF). Voilà donc les deux principaux paramètres à optimiser. Mais il va
de soit que cela passe par une optimisation de tous les paramètres, notamment la tension de
seuil Vth.
I.1.5.2 Réduction du courant IOFF et augmentation du courant ION
La meilleure architecture pour un transistor est celle où nous obtenons le meilleur compromis
ION-IOFF avec un bon contrôle des effets canaux courts. En effet, comme nous l’avons vu
précédemment, la réduction de ces derniers influence directement la fuite de courant à l’état
bloqué via Vth et S. Nous pouvons donc considérer comme équivalant les démarches
consistant à réduire le IOFF et les effets canaux courts.
Nous pouvons très facilement faire le décompte des paramètres permettant de réduire IOFF et
d’augmenter ION, ils sont résumés dans la Table I.2.
Réduire Ioff et les SCE
Augmenter Ion
Réduire l'épaisseur d'oxyde Tox
Diminuer la profondeur de jonction Xj
Augmenter le dopage du canal Nb
Augmenter la capacité d'oxyde Cox
Diminuer les résistance séries Rs
Augmenter la mobilité μ
Table I.2 : Leviers technologiques permettant d’optimiser les performances des transistors
Comme nous allons le voir en analysant plus en détail chacun de ces leviers, nous serons
conduit à des recherches de meilleurs compromis entre des objectifs contradictoires.
-Réduire l’épaisseur d’oxyde TOX :
En diminuant l’épaisseur d’oxyde, nous avons un meilleur contrôle de effets canaux
courts et une augmentation de la capacité d’oxyde de grille et donc de ION. Si ce moyen
d’optimisation semble simple à mettre en œuvre, il engendre en réalité de gros
problèmes, en premier lieu les fuites de grille (Jg). Nous verrons les solutions
alternatives dans un prochain paragraphe.
-Diminuer Xj et diminuer RS :
Nous sommes ici en présence d’une contradiction. En effet lorsque que nous diminuons
Xj, la résistance d’accès RS augmente suivant le modèle suivant :
RS = ρ
Lj
WL
=
Lj
1
qN j μ X jW
Équation I.30
Où RS représente la résistance d’un barreau de silicium de longueur Lj, de profondeur Xj
et de dopage Nj.
Il faut donc ici optimiser le compromis RS/Xj, ce qui dépend beaucoup des avancées
technologiques en matière d’implantation à basse énergie et de recuits d’activation. En
27
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
ce qui concerne ces derniers, le recuit par laser semble être un candidat intéressant pour
les technologies CMOS 45nm [Pouydebasque 05].
-Augmenter NB et augmenter μ :
La mobilité des porteurs dans le canal d’inversion est en partie dépendante des
interactions coulombiennes. Ainsi, l’augmentation de NB qui vise à réduire les effets
canaux courts, à pour conséquence une forte réduction la mobilité. Pour compenser cet
effet, nous allons étudier tout au long des chapitres suivants, comment l’utilisation des
déformations que subit le cristal de silicium sous état de contrainte peut augmenter dans
certains cas la mobilité des porteurs.
I.1.6 Nouvelles architectures : du substrat massif vers les films minces
Nous allons à travers ce paragraphe présenter les évolutions technologiques sur lesquelles les
industriels se penchent pour les nœuds technologique 32nm et en deçà.
I.1.6.1 La problématique du module de grille : "high-κ" et grille métal
Les courants de fuite à travers l'oxyde de grille pour des épaisseurs de 12 à 18Ǻ peuvent
devenir du même ordre de grandeur que le courant IOFF. La nitruration des oxydes [Tavel 03],
pour des épaisseurs inférieur à 10Ǻ, permet de réduire le courant de fuite, mais cette solution
risque de devenir rapidement insuffisante, le fonctionnement des transistors ne pouvant tolérer
de courant de grille qui seraient du même ordre de grandeur que le courant débité (Ion).
Une solution alternative est l’emploi de diélectrique de grille à haute permittivité, dit "Highκ", comme le suggère l'Équation I.16. Ce qui permet d'atteindre des épaisseurs d'oxyde
équivalentes inférieur à 10Ǻ, mais avec des épaisseurs physiques suffisamment importantes
pour limiter le courant par effet tunnel. Les matériaux qui ont été les plus étudiés sont le
Ta205, le ZrO2, et plus particulièrement le HfO2 qui semble être le candidat le plus prometteur
à moyen terme.
Le deuxième levier pour réduire l’épaisseur d'oxyde SiO2 équivalent est de diminuer l'effet
de polydéplétion. Pour cela il suffit d'utiliser une grille métal qui n'aura pas ce problème. Le
gain potentiel sur l'EOT est de 4Ǻ environ par rapport à une grille en polysilicium. Si nous
reprenons maintenant l'Équation I.1 sur la tension de seuil et que nous exprimons la tension
de VFB:
V FB = φ ms −
QSS
C OX
Équation I.31
Nous pouvons voir la dépendance de la tension de seuil avec le matériau utilisé pour
l'électrode de grille. Dans le cas du polysilicium, nous pouvons moduler ce paramètre afin
d'obtenir une valeur de travail de sortie correcte pour le nMOS et une autre pour le pMOS.
Dans le cas du métal c'est beaucoup plus compliqué comme le montre la Figure I.13. En effet
pour la technologie CMOS sur substrat massif cela nous oblige à intégrer un métal différent
pour chacun des deux types de transistors. Des travaux ont tout de même montré la possibilité
de moduler ce travail de sortie dans le cas de grille totalement siliciurée [Tavel 01], [Aimé
04].
28
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
4,50
WS
i2
Rh
4,30
N+
Ag
Co
Mo
S
W i2
Cu
Ti N
4,10
Cr
Mo
4,70
milieu du Gap
Re
Ni
Au
WN
Pd
Ir
Travaux de sortie [eV]
3,90
Z
TirS
ZrS i2
Ta i 2
Si2
Al
Nb
Ta
Ti
3,70
Ti W
Cr
Si2
3,50
4,90
P+
Os
5,10
Pt
5,30
5,50
Figure I.13 : Représentation des travaux de sortie de différents métaux avec les spécifications
voulus dans le cas d’une utilisation pour l’électrode de grille pour le nMOS et le pMOS
[Skotnicki 04].
I.1.6.2 Les transistors sur isolant : SOI et SON
Pour explorer de nouvelles solutions aux problèmes posés par les effets parasites, des
études sont menées depuis plusieurs années sur de nouveaux types de dispositifs : les
transistors sur isolant. Tout d’abord le PDSOI, technologie SOI partiellement déplétée, avec
une épaisseur de film de silicium trop importante (supérieure à 150nm) pour que la zone de
déplétion située sous le canal de conduction atteigne l’oxyde enterré. Cela permet d’obtenir
un transistor totalement isolé ce qui est intéressant pour réduire certains effets parasites du
transistor, comme le latch-up [Colinge 91] [Cristoloveanu 95], mais donne lieu à une zone
flottante, contrôlée ni par la grille ni par le contact de substrat, ce qui produit des paliers
indésirables sur des caractéristiques ID-VD.
Avec une épaisseur de film de silicium inférieure à 10-20nm, le FDSOI, technologie SOI
totalement déplétée, apporte de meilleures performances tant statiques que dynamiques. En
effet avec une profondeur de jonction et une épaisseur de déplétion limitées par l'épaisseur du
film de silicium (TSi=Xj=TDep), nous obtenons un meilleur contrôle des effets canaux court,
une augmentation de la mobilité et une réduction des capacités et des fuites de jonctions. De
plus, le contrôle de la grille sur au film de silicium très mince conduit à une tension de seuil
plus basse, ce qui permet d'utiliser une seule grille métal mid-gap pour les deux types de
transistors. Il faut noter cependant que les dispositifs SOI ont leurs propres effets parasites,
par exemple liés à l'échauffement par effet Joule.
Enfin une dernière variante du transistor sur film mince est le SON proposé par Jurczak et al
[Jurczak 99]. Il s’agit d’un transistor MOS sur substrat massif isolé localement juste en
dessous du canal de conduction. Cette technologie permet de fortement réduire les effets de
canaux courts tout en étant compatible avec l'architecture de type "bulk" [Monfray 01].
29
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
I.1.6.3 Les transistors double grille et à grille enrobante
Le principe de ces transistors est assez simple : Il consiste à augmenter le courant débité en
augmentant la surface de la grille, soit en définissant deux grilles séparées de part et d’autre
du canal (verticalement ou latéralement), soit en définissant une grille qui enrobe
complètement le canal. Le canal de silicium peut être partiellement ou complètement déplété.
Dans ce dernier cas nous avons:
X j = TDep = TSi 2
Équation I.32
Nous obtenons donc une immunité renforcée aux effets de canaux courts. Un exemple de
transistor à grille enrobante est décrit dans [Monfray 02].
I.2 Les contraintes mécaniques
Ce sous chapitre a pour but d'introduire le rôle des contraintes mécaniques dans les
technologies MOS. Pour cela, nous allons aborder les aspects « matériaux » alors que
jusqu’ici nous avons plutôt considéré les aspects « dispositifs », y compris la modélisation.
I.2.1 Génération de contraintes dans les dispositifs MOS
I.2.1.1 Les contraintes mécaniques intentionnelles
Une des plus anciennes méthodes permettant d'obtenir du silicium contraint consiste à
effectuer une épitaxie d'une couche mince de Si sur un substrat relaxé de SiliciumGermanium (SiGe), c’est la technologie SRB [Welser 92]. Par le désaccord de maille, le Si
épitaxié est en tension biaxiale (Figure I.14).
Déformation de la maille
de Si
Maille d'un
cristal de Si
SiGe
Figure I.14 : Représentation schématique de la formation de contrainte par désaccord de
maille.
30
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Le paramètre de maille des alliages SiGe dépend de la concentration en Ge. Plus la
concentration en Ge augmente, plus le paramètre de maille est grand. La loi de Vegard permet
une modélisation du paramètre de maille final tenant compte de la concentration en Ge :
a SiGe ( x) = a Si (1 − x) + aGe x
Équation I.33
Où x corresponds à la concentration de Germanium.
Le silicium ainsi épitaxié sur une couche SiGe, il adapte son paramètre de maille au contact
de celui-ci.La déformation obtenue dans le plan d'épitaxie ε// s'exprime en fonction des
paramètre de maille du Si relaxé aSi et du SiGe relaxé aSiGe :
ε // =
a SiGe
−1
a Si
Équation I.34
Ce type de contrainte permet d'obtenir à la fois un gain en mobilité sur les électrons et les
trous. Cependant cette technique n'est pas à l'étude dans cette thèse, aussi se reportera t’on aux
abondantes références bibliographiques qui traitent de cette question, comme par exemple
[Payet 06], [Rim 95], [Rim 98], [Sugii 02].
I.2.1.2 Les contraintes mécaniques non intentionnelles
Lors de la réalisation de dispositifs MOS, des contraintes mécaniques non intentionnelles sont
générées tout au long des étapes de fabrication [Ferreira 96], [Senez 01]. Ces contraintes
mécaniques ont différentes origines :
-Le polissage mécano-chimique(CMP) :
Les étapes de CMP peuvent induire des contraintes locales qui peuvent provoquer des
déformations plastiques. En effet, le disque de polissage exerce une forte pression sur la
plaque de silicium, ce qui affecte par exemple la réactivité des solutions abrasives en
dépend ; cependant l’effet d’éventuelles contraintes résiduelles après le polissage n’a
jamais été établi.
-Les implantations :
L’implantation ionique, en particulier lorsqu’elle introduit des ions lourds, provoque des
dilatations locales de la maille cristalline
-Les recuits :
Ces derniers sont responsables de la plus grosse partie des contraintes mécaniques non
intentionnelles. En effet les cycles thermiques imposés dans les fours sont à l'origine de
déformations causées par les différentiels de coefficients de dilatation thermique entre
les différents matériaux. Ces déformations peuvent dépasser la limite élastique des
matériaux et donc induire des déformations plastiques. La déformation à l'interface εth
de deux matériaux (exemple Si et SiO2) est donnée par la relation suivante:
ε th = (α th1 − α th 2 )ΔT
Équation I.35
31
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
- Les oxydations :
Lors des différentes oxydations durant les étapes de fabrication, il y a une expansion de
volume de l'oxyde de silicium (2.2 volumes de SiO2 pour 1 de Si). Cela induit donc des
contraintes locales très fortes dans le silicium.
Ces questions seront analysées plus en détail dans le chapitre IV consacré à l’influence
des tranchées d’isolement (STI).
- Les contraintes intrinsèques :
Certains matériaux, notamment le nitrure de silicium, ont, selon la technique utilisée
pour leur dépôt, un fort état de contrainte initial. Nous reviendrons dans la suite de ce
manuscrit sur ce point.
Jusqu'à la fin du vingtième siècle, les industriels ont cherché à réduire toutes ces contraintes
car elles étaient la plupart du temps néfastes pour les dispositifs, la création de dislocations
favorisant par exemple les courant de fuite. Beaucoup de travaux ont présenté le procédé STI
comme étant la première source de génération de contraintes [Ferreira 01], [Hu 90], [Huang
96].
I.2.1.3 L'ingénierie de la contrainte
Depuis quelques années, de nouveaux moyens d'améliorer les performances sont apparus,
s'appuyant sur les contraintes induites par le procédé de fabrication (Process Induced Stress).
En effet, au lieu de subir toutes ces déformations, Nous avons décidé de chercher à les utiliser
à bon escient, en les optimisant. Les travaux présentant ces innovations sont maintenant très
nombreux et prennent une grosse part dans les conférences internationales : Par la siliciuration
[Steegen 99], par des couches de nitrure [Ito 00], par le STI [Heo 03], par des source et drain
en SiGe [Ghani 03] ou encore par d'autres méthodes [Ota 02]. Certaines de ces techniques
seront développées dans cet écrit, qui a pour sujet l'étude de ces nouveaux moyens d'améliorer
les performances. La conséquence naturelle de cet intérêt pour les contraintes a été la
nécessité de comprendre leur influence sur la mobilité [Ge 03], [Irie 04], [Thompson 04]. Les
mécanismes à l'origine du gain en mobilité sont assez bien compris sur le plan qualitatif. Par
contre, leur évaluation sur le plan quantitatif est beaucoup plus difficile ; la typologie des
contraintes mécaniques est en effet très variée : contraintes uniaxiales, biaxiales ou
complètement quelconques avec des inhomogénéités locales, avec des effets qui peuvent être
très différents en fonction des orientations cristallines et du type de porteurs (électrons ou
trous), alors que l’essentiel de la littérature est consacré aux contraintes biaxiales homogènes
dans les hétérostructures épitaxiées [Fischetti 96]. L'intensité des stress mécaniques peut être
très, différente, de différents types (uniaxiale, biaxiale), avec des effets d’orientation,
l'inhomogénéité spatiale, la combinaison entre elle, etc... Et surtout le type de porteur est un
grand facteur dans la compréhension de ces phénomènes.
I.2.2 Les propriétés élastiques du silicium
I.2.2.1 Le tenseur des contraintes
Lorsque nous appliquons une contrainte mécanique sur un matériau, celui-ci se déforme. C'est
la loi de Hooke qui décrit le mieux la relation élastique entre la contrainte mécanique et la
déformation que le matériau va subir. Nous allons donc rappeler la définition du tenseur de
contrainte ainsi que quelques cas particuliers que peux avoir ce tenseur. Pour cela considérons
un parallélépipède infiniment petit autour d'un point P à l'intérieur d'un matériau (Figure
32
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
I.15). Les arêtes de ce solide étant parallèles aux axes de coordonnées, nous pouvons définir
la force que la matière exerce sur chaque face par décomposition en trois composantes par
unité de surface:
-La composante σ11 parallèle à l'axe Ox1, appelée contrainte normale.
-Les composantes σ21 et σ31 parallèle respectivement à Ox2 et Ox3, toutes deux
appelées contraintes de cisaillement.
P
X3
σ33
σ23
σ13
σ31
Figure I.15 : Définition et notation
des composantes du tenseur des
contraintes au point P.
σ32
σ22
σ21
σ12
X2
σ11
X1
Nous adopterons la même définition pour les autres faces ce qui nous permet de définir les
neuf composantes du tenseur de contrainte autour du point P. Nous noterons que la contrainte
est homogène à une pression et s'exprimera en Pa ou en N/m2 dans le Système International.
Dans le cas d'une contrainte qui s'applique sur une face non perpendiculaire aux axes de
référence nous avons alors:
⎡ X 1 ⎤ ⎡σ 11 σ 12 σ 13 ⎤
φn = ⎢⎢ X 2 ⎥⎥ = ⎢⎢σ 21 σ 22 σ 23 ⎥⎥
⎢⎣ X 3 ⎥⎦ ⎢⎣σ 31 σ 32 σ 33 ⎥⎦
→
⎡ n1 ⎤
⎢n ⎥
⎢ 2⎥
⎢⎣ n3 ⎥⎦
Équation I.36
→
→
Où φ n est la force s'exerçant sur la facette de normale n
Dans certains cas, le tenseur de contrainte prend une forme simple : certains de ces
coefficients sont nuls et de ce fait une terminologie particulière lui est associée. En voici
quelques représentations:
33
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
-Contrainte hydrostatique :
C'est la contrainte la plus simple à appliquer expérimentalement. Elle correspond à un
objet immergé dans un liquide par exemple. Dans ce cas le tenseur de contrainte est de
la forme suivante:
[σ ]
h
ij
⎡σ hyd
⎢
=⎢ 0
⎢ 0
⎣
0
σ hyd
0
0 ⎤
⎥
0 ⎥
σ hyd ⎥⎦
Équation I.37
Nous pouvons montrer que toutes les composantes d'un tenseur hydrostatique sont
invariantes lors d'un changement de base.
-Contrainte biaxiale :
Ce sont les contraintes les plus rencontrées en microélectronique, notamment à l'aide
des substrats de Si/SiGe relaxés. De façon générale, il s'agit de contraintes pour
lesquelles il existe un repère dans lequel les deux termes diagonaux σii et σjj sont non
nuls dans le tenseur. Le plus souvent, nous utilisons cette terminologie lorsque que ces
deux contraintes sont égales et de ce fait nous avons:
[σ ]
b
ij
⎡σ biax
= ⎢⎢ 0
⎣⎢ 0
0
σ biax
0
0⎤
0⎥⎥
0⎦⎥ 0
Équation I.38
-Contrainte uniaxiale :
Nous parlerons de contrainte uniaxiale dans le cas où une seule composante diagonale
σii est non nulle. Le tenseur s'écrit alors:
[σ ]
u
ij
⎡σ uniax
= ⎢⎢ 0
⎢⎣ 0
0 0⎤
0 0⎥⎥
0 0⎥⎦ 0
Équation I.39
Une bonne image de ce type de contrainte serait un poids attaché à l'extrémité d'un
barreau long disposé verticalement. En microélectronique cette contrainte n'existe pas.
Cependant, nous pourrons approximer beaucoup de cas par ce type de contrainte: nous
aurons un terme du tenseur très grand par rapport aux autres.
-Tenseurs déviateurs et hydrostatiques :
Un tenseur de contrainte quelconque peut toujours être décomposé en une somme de
deux tenseurs : un tenseur hydrostatique et un tenseur déviateur. Considérons le tenseur
des contraintes autour d'un point P [σij] donnée par:
34
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
[σ ]
ij
⎡σ 11 σ 12
= ⎢⎢σ 21 σ 22
⎢⎣σ 31 σ 32
σ 13 ⎤
σ 23 ⎥⎥
σ 33 ⎥⎦ 0
Ce tenseur peut alors être décomposé en la somme de [σhij] et [σdij] où le premier
correspond au tenseur hydrostatique, avec:
σ hyd =
σ 11 + σ 22 + σ 33
Équation I.40
3
Et le second, le tenseur déviateur, est obtenu en utilisant la relation suivante:
[σ ]
d
ij
⎡ 2σ 11 − σ 22 − σ 33
⎢
3
⎢
σ 12
=⎢
⎢
⎢
σ 13
⎢
⎣
σ 12
2σ 22 − σ 11 − σ 33
3
σ 23
⎤
⎥
⎥
⎥
σ 23
⎥
− σ 11 − σ 22 ⎥
⎥
3
⎦
σ 13
2σ 33
Équation I.41
Venons-en maintenant à la relation entre ces contraintes et la déformation du cristal. C'est en
effet cette dernière qui va induire des modifications les bandes de conduction et de valence du
silicium.
I.2.2.2 Le tenseur d’élasticité : La loi de Hooke
Les déformations d'un matériau sont la réponse à une contrainte mécanique appliquée. Cette
réponse dépend bien entendu du type et de l'intensité de la contrainte mais des propriétés
mécaniques du matériau qui se déforme. Le silicium étant un matériau anisotrope car
cristallin, son état de déformation va dépendre de la direction de la contrainte par rapport à
son réseau cristallin.
Les lois de l'élasticité décrivent les variations des composantes de la déformation [εij] lorsque
une contrainte [σij] est appliquée : en écrivant que cette relation est linéaire, on obtient la loi
de Hooke :
ε ij = S ijkl σ kl
Équation I.42
Où Sijkl est appelé tenseur des compliances élastiques et est défini par 81 coefficients. Cette
relation peut être inversée, et nous pouvons alors écrire :
σ ij = C ijkl ε kl
Équation I.43
Où Cijkl est appelé tenseur d'élasticité ou rigidités.
35
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Des propriétés de symétrie permettent de réduire le nombre de coefficient à 36 et d'utiliser
une notation matricielle à deux indices, en écrivant également les composantes des contraintes
et des déformations en colonnes :
ε i = S ij σ j
et
σ i = C ij ε j
et
⎡σ 1 ⎤
⎢σ ⎥
⎢ 2⎥
⎢σ ⎥
σi = ⎢ 3⎥
⎢σ 4 ⎥
⎢σ 5 ⎥
⎢ ⎥
⎣⎢σ 6 ⎦⎥
Équation I.44
avec :
⎡ε 1 ⎤
⎢ε ⎥
⎢ 2⎥
⎢ε ⎥
εi = ⎢ 3 ⎥
⎢ε 4 ⎥
⎢ε 5 ⎥
⎢ ⎥
⎣⎢ε 6 ⎦⎥
Nous pouvons alors écrire les matrices des constantes élastiques :
[S ]
ij
⎡ S11
⎢S
⎢ 12
⎢S
= ⎢ 12
⎢0
⎢0
⎢
⎣⎢ 0
S12
S11
S12
0
0
0
S12
S12
S11
0
0
0
0
0
0
S 44
0
0
0
0
0
0
S 44
0
⎤
⎡C11
⎥
⎢C
⎥
⎢ 12
⎥
⎢C12
⎥ et Cij = ⎢
⎥
⎢ 0
⎥
⎢ 0
⎥
⎢
S 44 ⎦⎥ 0
⎣⎢ 0
0
0
0
0
0
[ ]
C12
C11
C12
0
0
0
C12
C12
C11
0
0
0
0
0
0
0
0
0
0
C 44
0
0
C 44
0
⎤
⎥
⎥
⎥
⎥
⎥
⎥
⎥
C 44 ⎦⎥ 0
0
0
0
0
0
Où l'indice 0 correspond au système d'axes cristallographique. Les deux matrices sont reliées
par :
C ij = S ij−1
Équation I.45
Les valeurs des coefficients Sij et Cij pour le silicium sont données dans la Table I.3.
-13
Compliances (x10
S11
S12
76,8
-21,4
-1
9
Pa )
S44
126
Rigidités (x10 Pa)
C11
C12
C44
165,7
63,9
79,6
Table I.3 : Valeurs numériques des constantes élastiques du silicium d'après Wortman et al
[Wortman 65]
Pour illustrer ces notations, nous allons traiter un cas simple de contrainte uniaxiale suivant
[100], qui représentatif de la contrainte du STI sur la zone active d'un transistor de largeur
infinie orienté dans la direction <100>.
36
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
D'après la loi de Hooke (Équation I.42) nous avons la déformation suivante lorsque nous
appliquons une contrainte uniaxiale suivant la direction [100] du silicium :
⎧ ε 1 = S11σ 1
⎪
⎨ε 2 = S12σ 1
⎪ε = S σ
12 1
⎩ 3
, soit
⎧ ε 11 = S11σ 1
⎪
⎨ε 22 = S12σ 1
⎪ε = S σ
12 1
⎩ 33
Équation I.46
Nous pouvons alors remarquer que la déformation dans la direction de la contrainte est
obtenue selon le coefficient S11. De plus la déformation a également lieu dans les deux
directions perpendiculaires et ceci selon le coefficient S12.
Sachant que les propriétés mécaniques du silicium sont très anisotropes, les relations entre
contraintes et déformations doivent être définis pour chaque direction. Ainsi en est-il des
coefficients d’élasticité classiques: Le module d'Young et le coefficient de Poisson. Nous
pouvons alors définir le module d'Young du silicium dans la direction cristallographique
[100] par :
E1 =
ε 11
σ 11
soit : E1 =
1
S11
Cela représente la rigidité du matériau. Autrement dit, pour une contrainte donnée, plus le
module d'Young est élevé, plus le matériau est rigide et donc plus la déformation dans la
direction de la contrainte est faible. Quant au coefficient de Poisson υ12, il nous renseigne sur
la déformation dans la direction [010] et il est défini par :
ν 12 = −
ε 22
ε 11
et donc : ν 12 = −
S12
S11
L'intérêt de ces deux coefficients est de permettre de quantifier l'anisotropie des propriétés
mécaniques du silicium. La Figure I.16 nous permet d'avoir une idée de la déformation que
subira un échantillon de silicium soumis à une contrainte uniaxiale.
37
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
F
X3
W0
X2
H0
X1
F
L0
(a) Déformation schématique d’un échantillon soumis à une contrainte uniaxiale dans la
direction X1
υ12=-ε22/ε11
E1=σ11/ε11
υ13=-ε22/ε11
X3
X3
X2
ε22=ΔW/W0
=S21σ11
X1
ΔL/2
ε11=ΔL/L0=S11σ11
ΔH/2
ΔL/2
(b) Déformation longitudinale
ΔW/2
ε33=ΔH/H0
=S31σ11
(c) Déformation transversale
Figure I.16 : Exemple de déformation d'un barreau de silicium soumis à une contrainte
uniaxiale compressive selon la direction Ox1.
I.3 Les structures de bandes du silicium
I.3.1 Du cristal à la structure électronique
I.3.1.1 Calcul de structure électronique
La structure du silicium cristallin est un réseau Cubique Faces Centrées (CFC), dit structure
type diamant, illustrée ici par la Figure I.17. Chaque nœud du réseau est composé de deux
atomes de Si placés aux positions (0,0,0) et (1/4,1/4,1/4).
38
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Figure I.17 : Structure cristalline du silicium
(Si).
La cellule élémentaire (cellule de Wigner-Seitz) du réseau réciproque communément appelé
zone de Brillouin est représenté sur la Figure I.18 en fonction du vecteur d'onde k.
Figure I.18 : Zone de Brillouin du
silicium. Les points W, L, K et X
représentent les directions principales.
Un électron dans un solide est défini par son énergie E et sa fonction d'onde ψ, reliées entre
elles par l'équation de Schrödinger:
Hψ = Eψ
Équation.I.47
où H est l'Hamiltonien du système.
Dans un réseau cristallin périodique, la structure de bande se décrit dans l’espace réciproque
par les relations de dispersion E(k).
39
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Il existe plusieurs méthodes pour calculer les relations E(k) :
-Les méthodes ab initio :
Elles sont basées sur l'Approximation de la Densité Locale (LDA) et de la Théorie des
Densités Fonctionnelles (DFT) dans le cadre de LDA. Elles datent des années 80. Les
plus récent écris à ce sujet sont [Rohlfing 95] et [Payne 92]
-La Méthode semi-Empirique des Pseudo-potentiels (EPM) :
Elle se base sur le même genre de formalisme que la théorie k.p [Phillips 59]. Elle s'est
tout d'abord penchée sur les pseudo potentiels locaux avant de se tourner sur des pseudo
potentiels non locaux. Récemment Rieger et al et Fischetti et al ont étudié les
contraintes appliquées dans les dispositifs actuels avec des EPM non locaux [Rieger 93]
[Fischetti 96].
-La méthode semi-empirique k.p :
Née au milieu des années 50 [Dresselhaus 55] et [Luttinger 55], elle utilise des
paramètres d'ajustement calculés grâce aux symétries du réseau qui se répercutent sur
les énergies. D'année en année différents travaux apportent leurs lots d'amélioration
pour arriver aux k.p 30 bandes de Richard et al [Richard 04].
Afin d'illustrer ces différentes méthodes, la figure représente la structure de bandes du
silicium.
Figure I.19 : Exemple d'une structure de bandes du silicium.
A partir de la structure nous pouvons maintenant nous intéresser à des informations plus
importantes. Il y a tout d'abord la largeur de bande interdite Eg (le gap) d'un semi-conducteur
qui est définie comme l'écart entre le minimum absolu des bandes de conduction et le
maximum absolu des bandes de valences. Nous remarquerons que, pour le silicium, ces deux
points ne coïncident pas en k, c'est la raison pour laquelle nous parlons de gap indirect. En
analysant la structure électronique, nous pouvons également avoir la densité d'états permis
dans chacune des bandes et les masses effectives associées.
40
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
I.3.1.2 La bande de conduction
Le minimum de la bande de conduction se situe sur le chemin Γ-X qui correspond à la
direction <100>. Le silicium étant un cristal cubique les directions <100>, <010>, <001>,
<100>, <010> et <001> sont équivalentes. Ce qui nous donne 6 minima équivalents,
également appelé vallées Δ. Elles se situent à une distance approximative de 0.85 |ΓX| du
centre de zone à une énergie 1.17eV du point Γ.
Figure I.20 : Ellipsoïdes de
masse des vallées Δ le long des
directions
cristallographiques
principales.
La Figure I.20 présente les surfaces iso-énergies autour de chaque minimum des six vallées
de conduction. Nous obtenons alors six surfaces ellipsoïdales disposées selon les six
directions équivalentes à <100>. Les fonctions d'onde solutions sont alors des ondes planes
traduisant le caractère délocalisé des particules. Les relations de dispersions sont paraboliques
et s'écrivent :
E (k ) =
h2k 2
2m
Équation I.48
En décomposant cette équation le long des trois axes, nous obtenons une relation du type
équation générale d'un ellipsoïde :
E (k ) =
h2
2m0
⎛ k x2 k y2 k z2 ⎞
⎟
⎜
+
+
⎜ mx m y mz ⎟
⎠
⎝
Équation I.49
avec mx, my, et mz les masses effectives, respectivement, suivant le vecteur d'onde
k = (k x , k y , k z ) . Cette équation décrit dans l'espace des k à énergie constante un ellipsoïde de
masse. De ce fait nous pouvons distinguer 2 masses effectives différentes notées ml pour la
41
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
masse dite longitudinale (grand axe de l'ellipsoïde) et mt pour la masse transverse (petit axe de
l'ellipsoïde).selon [Reggiani 95] nous avons mt=0.191 et ml=0.916.
I.3.1.3 La bande de valence
En ce qui concerne la bande de valence, celle des trous, son maximum est centrée en Γ. La
Figure I.21 montre le détail de la structure de bandes dans les directions <110> et <100>.
Trois bandes coexistent : la bande des "trous lourds" ou heavy holes (hh), celle des "trous
légers" ou light holes (lh) et celle des "trous spin-orbite" (so). Nous pouvons remarquer que
les bandes hh et lh sont dégénérées en leur maximum mais n'ont pas le même rayon de
courbure. Quant à la bande de spin-orbite, elle se situe à 44meV en dessous des deux autres.
hh
lh
<110>
<100>
so
Figure I.21 : Bandes de valence dans les directions <100> et <110>.
Contrairement aux bandes de conduction, les bandes de valence sont fortement anisotropes
(Figure I.22). Notamment celle des trous lourds qui, de plus, est la bande la plus occupée car
la masse y est plus élevée. Nous verrons par la suite l'importance du choix de la direction de
transport des transistors pMOS. Ces surfaces iso-énergie peuvent être calculées avec précision
en utilisant un modèle k.p [Bir 74], [Luttinger 56] et [Richard 05] ; ici, nous avons utilisé une
version très simplifiée implémentée dans le logiciel MASTAR [Skotnicki 02].
a)
c)
b)
Figure I.22 : Surfaces iso-énergies autour du maximum de la bande de valence représentées
dans l'espace réciproque pour le silicium. a) trous lourds, b) trous légers, c) trous spin-orbite.
MASTAR [Skotnicki 02]
Comme on peut l’observer sur la Figure I.20, l'approximation parabolique n’est absolument
pas adaptée à la description de la bande de valence. Donc les valeurs choisies pour les masses
de l'approximation parabolique doivent être déterminées dans la zone la plus proche du
maximum des bandes de valence (point Γ), et être utilisées ensuite avec beaucoup de
précautions. Nous obtenons ainsi:
mhh=0.53, mlh=0.16 et mso=0.24 [Matthieu 01]
42
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
I.3.2 Structure de bandes sous contrainte
Nous allons maintenant nous intéresser aux cas où le cristal de silicium est soumis à une
contrainte mécanique. Dans ce cas, la maille cristalline se déforme ce qui implique la
disparition de certaines symétries, et par conséquent une levée de dégénérescence des vallées
correspondantes dans l'espace réciproque. Cela induit également une variation de la largeur de
bande interdite et une modification des masses effectives. Nous allons donc voir à travers ce
sous chapitre les conséquences sur la structure de bandes.
I.3.2.1 Hamiltonien de Bir et Pikus
Dans un premier temps nous considérerons la bande de conduction, celle des électrons.
Lorsque la maille du silicium est déformée cela introduit une faible variation de la masse.
Autrement dit il y a peu de modification des ellipsoïdes d'iso-énergies. Par contre les
contraintes lèvent la dégénérescence des vallées Δ. Exprimée par ΔE ci ,tot dans la vallée i, la
↔
dégénérescence définie par le tenseur ε est donnée par le modèle de Bir & Pikus [Bir 74] :
⎛ ↔
⎞ ↔
ΔE ci ,tot = ⎜ Ξ d ε + Ξ u {âi , âi }⎟ : ε
⎝
⎠
Équation I.50
↔
où Ξd et Ξu représentent les potentiels de déformation du matériau, 1 étant le tenseur identité
et âi le vecteur unitaire parallèle au vecteur k de la vallée i.
Si nous considérons une déformation hydrostatique, cela génère une simple homothétie du
cristal. De ce fait il n'y a aucune perte de symétrie, mais simplement une variation de la
position moyenne des vallées les unes par rapport aux autres. Nous exprimons cette variation
moyenne comme suit :
↔
1 ⎞ ↔
⎛
ΔE c ,moy = ⎜ Ξ d + Ξ u ⎟Tr ( ε ) = a c Tr ( ε )
3 ⎠
⎝
Équation I.51
1
Le coefficient a c = Ξ d + Ξ u est le potentiel de déformation hydrostatique. Les coefficients
3
Ξd et Ξu et ac pour la bande de conduction sont donnés par la littérature (Table I.4), mais les
valeurs peuvent être assez différents d’une publication à l’autre [Kasper 95], [Fischetti 96],
Kanda 91], [Landolt-Borstein 82].
Jeu de paramètre
Kasper 95
ac
4,18
Ξd
1,13
Ξu
9,16
Fischetti 96
4,60
1,10
10,50
Kanda 91
-2,37
8,50
-5,20
Landolt-Borstein 82
7,90
8,70
8,00
Table I.4 : Comparaison des valeurs des potentiels de déformation de la littérature
43
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
↔
Les composantes uniaxiales du tenseur de déformation ε lèvent les dégénérescences de la
bande de conduction. Dans ce cas, les variations d'énergies des bas de bandes de conduction
se déterminent à l'aide de l'Équation I.50 et peuvent s'écrire :
ΔE ci ,tot = ΔE c ,moy + ΔE ci
Équation I.52
ΔE ci étant la position relative du bas de la bande par rapport à la position moyenne induite par
la composante hydrostatique (Figure I.23).
Composantes
uniaxiales
Ec3
Ec,moy
Ec
Composante
hydrostatique
Ec1
Ec2
Cristal de silicium
contraint
Cristal de silicum relaxé
Figure I.23 : Représentation schématique des décalages de bande de conduction induits par
une contrainte mécanique sur le cristal de silicium.
Prenons par exemple le cas d'une contrainte uniaxiale dans la direction <001> (ou contrainte
biaxiale dans le plan (001), le tenseur de déformation s'écrit alors:
⎡ε //
ε = ⎢⎢ 0
⎢⎣ 0
0
ε //
0
0⎤
0 ⎥⎥
ε ⊥ ⎥⎦
Équation I.53
A l'aide des Équation I.50, Équation I.51 et Équation I.52 nous pouvons alors déterminer les
levées de dégénérescence de la vallée Δ en fonction de la déformation. Cela nous permet
d'écrire:
2 Δ
Ξ u (ε ⊥ − ε // )
3
1
ΔE c010,100 = − Ξ uΔ (ε ⊥ − ε // )
3
ΔE c001 =
Équation I.54
A partir de là nous pour représenter schématiquement le déplacement des vallées et
déterminer leur levée de dégénérescence (Figure I.24).
44
Levée de dégénérescence [meV]
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
600
400
ΔEc010 , 001
200
Figure I.24 : Variation de la position
des vallées Δ de conduction du Si en
fonction de ε//.
0
ΔE c100
-200
-400
Compression
Tension
-600
-2,0
-1,0
0,0
ε// [% ]
1,0
2,0
Considérons maintenant la bande de valence, qui est plus compliquée. Il nous faut alors
revenir à la description matricielle de l’hamiltonien de Bir et Pikus [Bir 74]. Ce dernier
combiné à l’ hamiltonien de Luttinger et Kohn [Luttinger 56] permet de déterminer à la fois
les masses effectives mais aussi les levées de dégénérescence de la bande de valence. Nous
pouvons l'écrire :
H BP
⎡
−S
⎢P + Q
⎢
⎢ −S
P−Q
⎢
⎢
⎢ R
0
⎢
=⎢
R
⎢ 0
⎢
⎢ S
⎢ − 2 − 2Q
⎢
3
⎢ 2R
S
⎢⎣
2
⎤
2R ⎥
2
⎥
3 ⎥
0
− 2Q
R
S
2 ⎥
⎥
3
2Q ⎥
P−Q
S
S
2
⎥
S ⎥
S
P + Q − 2R −
⎥
2⎥
3
⎥
0 ⎥
S − 2R
P
2
⎥
S
2Q −
0
P ⎥
⎥⎦
2
R
0
−
S
avec:
45
Équation I.55
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
t
P = −qa v Tr (ε )
b
Q = − q (ε xx2 + ε yy2 + ε zz2 )
2
3 2
R = −qb
(ε xx + ε yy2 ) − iqdε xy
2
S = −qd (ε zx − iε yz )
Équation I.56
où les coefficients av, b et d sont les potentiels de déformation de la bande de valence et sont
spécifiques au matériau considéré. Ils sont répertoriés dans la Table I.5 pour le silicium selon
[Kasper 95].
Théorique
Δ0
Expérimentale
0,04
av
2,46
1,80
b
-2,35
-2,10±0,10
d
-5,32
-4,85±0,15
Table I.5 : Potentiel de déformation de la bande de valence selon Kasper
Lorsque nous appliquons une contrainte sur le cristal silicium, deux phénomènes ont lieu pour
la bande de valence. Tout d'abord il y a une levée de dégénérescence des bandes hh, lh et so
indépendamment les unes des autres. De plus les surfaces iso-énergie sont déformées de
manière importante comme nous pouvons le voir sur la Figure I.25. C'est donc la masse
effective de chacune des bandes qui est alors modifiée.
Figure I.25 : Surfaces iso-énergies des trous lourds d'un cristal de silicium relaxé (à
gauche) et soumis à une contrainte en compression de 1GPa dans la direction <001> (à
droite) [Payet 05]
Nous retrouvons sur la Figure I.26 les levées de dégénérescence de chaque bande en fonction
d'une déformation biaxiale en tension ou en compression.
46
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
Levée de dégénérescence [meV]
60
40
hh
lh
20
Figure I.26 : Variation de la
position des bandes de
valence en fonction de la
déformation de la maille
cristalline.
0
-20
-40
so
-60
Compression
-80
-0,3
-0,2
-0,1
Tension
0
ε// [% ]
0,1
0,2
0,3
I.3.2.2 Le transport en état de contrainte
Nous avons pu voir les modifications apportées à la structure de bande lorsque le silicium est
soumis à une contrainte mécanique. Nous allons maintenant nous pencher sur les
conséquences de la déformation des bandes sur le transport des porteurs. Pour les électrons, le
modèle proposé par Herring et Voigt [Herring 56] pour expliquer les propriétés
anisotropiques des cristaux à structure électronique multivallées est basé sur le mécanisme de
transfert d'électrons entre les différentes vallées.
La mobilité d'un électron µe sous un faible champ électrique et appartenant à une vallée
particulière de la bande de conduction peut s'exprimer :
μe =
qτ
mc
Équation I.57
mc étant la masse effective des électrons dans la direction du transport et τ le temps de
relaxation des porteurs. Comme nous avons pu le voir, les vallées sont paraboliques par
rapport à k, et les surfaces iso-énergie dans l’espace des k sont des ellipsoïdes de révolution.
En d'autres termes si nous prenons, comme exemple, un transport qui serait selon la direction
<100> dans le plan (100) alors la vallée 1 (celle orientée <100>) a une masse ml=0.92m0.
Tandis que pour les deux autres le transport se fait de façon transversale avec une masse
mt=0.19m0 (Cas des dispositifs de la technologie 65nm de Crolles 2 Alliance).
Lors de la détermination expérimentale de la mobilité des porteurs, c'est une moyenne de la
mobilité de tous les électrons libres dans le silicium qui est faite. Dans un barreau de silicium
non contraint (sans champ électrique transverse), les électrons étant équirépartis entre les
différentes vallées, du fait de la même dégénérescence, la mobilité mesurée s'exprime alors :
47
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
µ0 =
qτ
m0∗
Équation I.58
avec m0∗ la moyenne des masses dans chaque vallée pondérée par sa population respective
(αi) que nous pouvons écrire :
6
αi
1
=
∑
∗
m0 i =1 mi∗
Équation I.59
Dans le cas de dispositifs ayant par exemple 2/3 des porteurs dans des vallées ayant une
masse effective mt et 1/3 avec la masse ml cela s'exprime :
m0∗ =
1
2
1
+
∗
3mt 3ml∗
= 0.2580m0
Équation I.60
Nous avons pu voir que les contraintes mécaniques modifiaient que très peu la forme des
surfaces iso-énergies et donc les masses effectives des électrons. Par contre la mobilité des
électrons va dépendre de la densité de porteur présents dans chacune des différentes vallées,
chacune ayant alors une masse effective de densité d’état différente (ml ou mt). La densité de
porteurs dans une vallée de conduction situé à l'énergie E est donnée par :
⎛ E − EF ⎞
ni = N C exp⎜ ci
⎟
⎝ kT ⎠
Équation I.61
En l’absence de confinement quantique, avec NC la densité effective de la bande de
conduction et EF étant le niveau de Fermi.
Si nous appliquons une contrainte l'Équation I.61 nous permet d'obtenir une densité de
porteurs différente dans chaque vallée à cause des levées de dégénérescence. Nous pouvons
alors considérer que la concentration totale de porteur s’écrit :
6
∑n
i =1
i
= ntot
Équation I.62
En utilisant alors l'Équation I.61 et l'Équation I.62 nous montrons alors que le décalage ΔEF
par rapport au niveau de Fermi peut s'écrire sous la forme simple suivante :
1
ΔE F = (ΔE c1 + ΔE c 2 + ΔE c 3 )
3
Équation I.63
48
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
A partir de ce décalage, il est alors possible de calculer la variation de la densité d'électrons
dans chaque vallée. n0 étant la densité de porteur dans la vallée i dans le cas d'un cristal de
silicium relaxé, la variation relative Δni/n0 s'exprime alors :
Δni ΔE ci − 1 3 (ΔE c1 + ΔE c 2 + ΔE c 3 )
=
n0
kT
Équation I.64
où ΔEci est le décalage de bande calculer à l'aide de l'Équation I.50.
En ce projetant dans un cas extrême nous pouvons alors calculer le gain maximum en mobilité
que nous pourrions atteindre à l'aide des contraintes mécaniques en ne jouant que sur les
masses effectives. En effet le cas le plus favorable serait que tous les électrons se situent dans
une vallée avec une masse effective transversale. Dans ce cas :
m0∗ = mt = 0.19m0
Équation I.65
D'où un gain de mobilité de 35,8% par rapport au cas d'un cristal relaxé.
Inversement, si les déformations du cristal de silicium permettent de peupler plutôt les vallées
ayant une masse effective de conduction élevée, nous aurons alors une dégradation de la
mobilité des porteurs, jusqu’à 71%.
.
Nous avons pu voir la modification de la masse effective de conduction induite par les
contraintes. Si nous reprenons l'Équation I.58, nous pouvons voir qu'un deuxième paramètre
peut faire varier la mobilité de conduction des porteurs. Il s'agit du temps de relaxation. En
effet les interactions des porteurs vont influer sur le temps de relaxation, et donc sur la
mobilité. Ces collisions peuvent être de différents types :
-porteurs – porteurs :
Il faut que la densité de porteurs soit importante pour voir ce type d'interaction. De type
d’intéraction reste négligeable dans le canal de conduction d’un transistor MOS.
-porteurs – dopants :
Elles ont lieu entre les porteurs et les dopants ionisés. Elles sont de types coulombiennes
et élastiques.
-porteurs – cristal :
Cela se fait à travers les phonons du cristal qui correspondent à des interactions entre les
porteurs et les vibrations du cristal.
Le temps de relaxation dépend donc du type d'interaction. Son calcul ne sera pas développé
ici, nous pourrons nous reporter à une bibliographie très abondante : [Fischetti 93], [Fowler
82], [Lundstrom 00], [Richard 05].
Nous allons cependant nous intéresser à la modification de ces interactions par la déformation
du cristal de silicium. L'effet des contraintes va modifier la périodicité du cristal, d’où les
phonons. Nous pouvons distinguer deux types de transitions de phonons. Les premiers sont
qualifiés d’intravallée, les porteurs ont alors leur état initial et final dans la même vallée de
49
Chapitre I : Technologie MOS et contraintes mécaniques: les enjeux
conduction. Les seconds sont les phonons intervallée et correspondent à un état initial et final
pour le porteur dans deux vallées distinctes. Une des conditions de ces interactions est que les
porteurs aient un état final disponible, soit sur la même vallée dans le premier cas, soit sur une
autre dans le second. Si nous considérons le cas d'un cristal déformé par une contrainte
mécanique nous avons alors une levée de dégénérescence de certaines bandes. Dans ce cas
certains niveau d'énergie de la vallée ne sont plus accessible (Figure I.I.27) ce qui diminue
fortement les interactions intervallées ce qui augmente le temps de relaxation et donc la
mobilité.
énergie
phonon
énergie
interaction
intervallée
déformation
du cristal
phonon
porteur
porteur
Figure I.I.27 : Représentation schématique de l'interaction phono porteur dans le cas d'un
cristal de silicium relaxé (à gauche) et dans le cas contraint (à droite).
En résumé, les contraintes mécaniques modifient la mobilité des porteurs, électrons et trous, à
travers la déformation du cristal de silicium. Et ceci à travers trois séries de paramètres : les
décalages de bandes, les masses effectives et les temps de relaxation. Les premiers jouent sur
la répartition des porteurs par les levées de dégénérescence des différentes bandes, les seconds
par déformation des surfaces iso-énergies (surtout pour la bande de valence), et les derniers
par la diminution des interactions intervallée et ceci étant également du aux décalages de
bandes.
Ce premier chapitre nous a permis de poser les bases qui serviront tout au long de ce
manuscrit. Nous ferons donc régulièrement référence à celui-ci afin de comprendre les
différents mécanismes qui seront étudiés.
50
Chapitre II : Orientation
cristallographique des transistors
Dans ce chapitre nous allons étudier le changement d'orientation des substrats qui a eu lieu
pour la technologie 65nm. Donc nous nous intéresserons seulement à deux directions : <110>
et <100> pour le canal et ceci avec un substrat (001). Et pour les deux types de transistors n et
p. Enfin nous examinerons les perspectives de l'ingénierie des orientations cristallographiques
pour la microélectronique. Ce changement d’orientation n'est pas en lui même un procédé de
fabrication induisant du stress, mais les problèmes de contraintes sont très dépendants du
choix des orientations cristallines. De plus nous allons voir que l’orientation affecte également
la mobilité des porteurs, ce qui est le but recherché dans l'utilisation des contraintes, mais
pourra venir, selon le cas, en complément ou au contraire en compensation des modification
de mobilité apportées par les contraintes. Il est important de se référer à l'annexe B de pour un
rappel des notations utilisées dans le domaine de la cristallographie.
II.1 Changement d'orientation du substrat
II.1.1 Description des substrats
Sur les plaques de silicium de 300mm, l'orientation cristalline d'un substrat se définit en
pratique à l'aide de l'entaille, ou "notch" de la plaque (Cf. Annexe B). Elle va donner alors la
référence pour le sens de la plaque et donc pour l'orientation des puces: La direction
tangentielle au notch correspond à l'orientation de la plaque. A l'intérieur des puces les règles
de dessin interdisent l'utilisation de transistor à 45° si bien que tous les dispositifs ont une
direction de flux de courant équivalente. La Figure II.1 résume cela.
Autorisé
Figure II.1: Représentation d'un substrat
et de son notch qui sert de référence au
positionnement des puces (à droite) et
ainsi qui définit le sens du courant dans les
dispositifs (à gauche).
Les puces sont dans le même
sens que le notch
Directions
cristallographiques
équivalentes
Non autorisé
"Notch" ou
entaille
51
Chapitre II : Orientation cristallographique des transistors
Dans les anciennes technologies c'est le substrat (001) <110> qui s'imposait comme le plus
utilisé et cela pour plusieurs raisons. Tout d'abord le plan (001) est le plus favorable pour la
mobilité des électrons. Et un tel substrat se clive préférentiellement dans les directions <110>.
Donc une facilité pour la découpe des puces qui ont alors leurs bords orientés dans cette
direction privilégiée.
Des travaux ayant montré l'avantage d'utiliser des substrats orientés différemment [Sayama
99], et la découpe des puces se faisant désormais par laser, et ne constituant donc plus un
obstacle pratique, la question de l’orientation des substrats a donc pris une très grande
importance. La Figure II.2 nous présente le substrat orienté <110> et <100>.
<100>
<110>
<110>
Flux du courant
Flux du courant
<100>
<110>
Cristal de
Silicium vue
de dessus
Cristal de
Silicium vue
de dessus
45°
Figure II.2: Représentation schématique des deux types de substrat (001) étudiés : Celui
utilisé jusqu'au 65nm qui est orienté <110> (à gauche) et le nouveau de la technologie 65nm
qui est orienté <100> (à droite).
Dans la suite de ce chapitre nous allons étudier les différences au niveau électrique que
peuvent nous apporter ces deux types de substrat. La prise en compte de l'interaction entre
l'orientation et les contraintes ne viendra que dans les chapitres suivants.
II.1.2 Procédé de fabrication
La modification de l'orientation du substrat est un changement majeur du point de vue de
l'application des contraintes mécaniques dans le plan comme nous pourrons le voir dans les
autres chapitres. Cependant d'un point de vue de l'intégration il s'agit d'un changement
mineur: nous n'avons donc pas adapté les étapes de fabrication pour le nouveau substrat, nous
avons conservé les mêmes recettes. Dans ce sous chapitre, nous allons discuter des principales
différences que nous pouvons obtenir entre ces deux types d'orientations de substrat: <110> et
<100>. Il ne s'agit pas ici de comparer le plan (001) avec les autres types de plans possible
(110) ou encore (111).
Pour tout ce qui concerne les dépôts, il n'y a aucune différence. Concernant les oxydations
dans le plan de la plaque, nous avons dans les deux cas étudiés des plaques ayant une surface
(001). Or c'est ce dernier paramètre qui est le plus important, comme ont pu le montrer un très
grand nombre de publications dont [Sze 81].
52
Chapitre II : Orientation cristallographique des transistors
Si nous nous basons sur les travaux de Kenneth E. Bean [Bean 69] l'orientation du substrat va
être importante dans des cas comme le taux de gravure ou encore les coefficients de
ségrégation. Considérons l'architecture du transistor en trois dimensions: Les dispositifs étant
isolés par des tranchées, les flancs des zones actives ne sont pas orientés de la même façon
selon le substrat. Dans nos cas quand nous avons un substrat orienté <110>, avec donc un flux
de courant dans les transistors dans la direction <110>, les flancs d'active pour l'isolation sont
alors des plans (110). Dans le cas <100>, les flancs sont donc des plans (100) (Figure II.3)
Plan (100)
Plan (100)
Direction
<110>
Plan
(110)
Direction
<100>
Plan
(100)
Figure II.3: Représentation de transistors en trois dimensions avec les flancs d'active ayant
une surface de substrat (100). Dans le cas de gauche avec une orientation <110> et les
flancs (110) et dans le cas de droite avec une orientation <100>et les flancs (100).
Il est connu que la vitesse d'oxydation du silicium dépend énormément des plans à oxyder. De
ce fait nous n'allons pas obtenir la même consommation de silicium, et de dose de bore durant
la formation de l'isolation par tranchée si les flancs d'active ne sont pas dans les même plans.
Il peut également y avoir des effets sur l'implantation des dopants à l'intérieur de la structure
qui peut ne pas se faire de la même façon à cause des effets de canalisation. Il y a également
la diffusion des dopants qui peut être modifiée par l'injection de défauts ponctuels lors de
l'oxydation et de la siliciuration.
Au niveau de la mécanique, les deux principaux paramètres de l’élasticité : module d'Young
et coefficient de Poisson dépendent énormément de l’orientation. Ils sont anisotropes dans le
silicium cristallin, ce qui va inéluctablement jouer un rôle lorsque nous nous intéresserons
dans les prochains chapitres aux procédés induisant du stress mécanique. La Figure II.4 nous
donne les valeur du module d'Young et du coefficient de poisson selon T. Guillaume
[Guillaume 06]
Figure II.4: Représentation du module d'Young (à gauche) et du coefficient de poisson (à
droite) du silicium selon l'orientation cristallographique dans le plan (001). [Guillaume 06]
53
Chapitre II : Orientation cristallographique des transistors
Dans la section suivante nous allons nous intéresser aux différences de comportements
électriques des dispositifs dans ces deux orientations, avec des procédés de fabrication de
référence qui n'utilisent pas de technique apportant volontairement des contraintes.
II.2 Influence de l’orientation sur les caractéristiques électriques
des dispositifs
II.2.1 Transistor pMOS
Commençons par le dispositif où les changements sont les plus significatifs, et ont motivé
cette rotation du substrat: les transistors pMOS.
II.2.1.1 Mobilité des trous et performance
La Figure II.5 nous présente les courbes de mérite de dispositifs pMOS ayant le même
procédé de fabrication, où les contraintes mécaniques ont été minimisées, avec les deux
orientations de substrats différentes: <110> et <100>.
-8
<110>
<100>
Ioff Log[A/µm]
-9
+12%
Figure II.5: Courbe de mérite de
dispositifs pMOS (W=1µm) ayant eu
le même procédé de fabrication mais
ayant deux orientation de courant
différente: <110> et <100>.
-10
-11
-12
0
-100
-200
-300
Ion [µA/µm]
-400
Nous remarquons rapidement qu'à même courant de fuite nous avons 12% de courant de
conduction en plus. Ce phénomène est dû à une modification de mobilité des trous résultant
de l'anisotropie des surfaces iso-énergie des trous lourds, comme nous avons pu le voir dans le
chapitre I.1.3.1. En effet, le rayon de courbure de ces surfaces dépend de la direction
cristallographique comme nous pouvons le voir sur la Figure II.6.
54
Chapitre II : Orientation cristallographique des transistors
<100>
<100>
<010>
<010>
Figure II.6: Représentation de la bande de valence des trous lourds avec le plan de
direction du courant: à gauche dans le cas <110> et à droite dans le cas <100>.[Payet 05]
Nous allons donc avoir deux masses effectives de trous lourds différentes selon la direction du
courant. (cf. Équation I.48). Une masse plus faible dans la direction <100>, à cause d'un
rayon de courbure plus faible, donne une mobilité des porteurs plus forte. Et de ce fait un
meilleur courant Ion, sans affecter le courant de fuite Ioff (Cf. Chapitre I).
Cependant des publications récentes ont remis en cause cette explication [Saito 06], [Irie 04a].
Ces auteurs affirment que les mobilités effectives des trous dans les deux directions sont
équivalentes (Cf. Figure II.7), en se basant sur le fait que quelque soit la direction du flux de
courant, pour de longs dispositifs, la masse des trous est équivalente à une masse moyenne du
fait d'un transport en dérive diffusion de deux dimensions (les trous n'ont pas de déplacement
purement rectiligne, ils se déplace de façon "aléatoire" dans le plan: cas a). Pour le cas des
petites longueurs de grille nous aurions alors un transport en une dimension (cas du transport
quasi-balistique, dans lequel cas nous avons bien un déplacement rectiligne: cas b) qui fait
que nous obtenons alors une différence entre les deux directions.
Figure II.7: Représentation du chemin
parcouru par les trous dans le cas d'un canal
long (a) et d'un canal court (b) selon Saito
[Saito 06].
55
Chapitre II : Orientation cristallographique des transistors
Cependant il est facile de comprendre qu'il reste, dans le premier cas une direction privilégiée
(sinon, il n’y aurait pas de courant enter source et drain !), et de plus le transport balistique ne
peut êter prépondérant que dans le cas de très petites longueurs de grille (inférieures à 20nm).
Ces considérations ne nous semblent donc pas très crédibles.
Dans notre cas nous pouvons voir sur la Figure II.8 que quelque soit la longueur de grille
nous obtenons un gain en courant proche de 25% grâce à l'orientation <100>. Il n'y a aucune
diminution significative du gain pour les plus longs dispositifs. Donc la modification de la
mobilité par les masses peut donc expliquer l’amélioration des performances des pMOS pour
l'orientation <100>.
-200
35
Gain orientation <100>
-180
Ion médian [µA/µm]
-160
-140
-120
-100
-40
25
20
15
10
5
0
0,01
-80
-60
30
0,1
1
10
L [µm]
<100>
<110>
-20
0
0,01
0,1
1
Longueur de grille L [µm]
10
Figure II.8: Courant Ion en fonction de la longueur de grille L pour des transistors pMOS
(W=1µm) ayant eu le même procédé de fabrication mais sur deux orientations de substrats
différentes: <100> et <110>. En insertion : gain en courant des transistors pMOS orientés
<100> par rapport à ceux orientés <110> en fonction de la longueur de grille.
Il y a cependant un phénomène qui ne peut pas s’expliquer simplement par l’anisotropie des
masses de trous lourds: il s'agit de l'effet de la largeur de zone active. Ce problème est
également soulevé par les papiers qui contestent les explications par les masses de conduction
En gardant la même longueur de grille et en utilisant des dispositifs ayant un W=10µm au lieu
de 1µm, nous pouvons voir sur la Figure II.9 que nous perdons presque totalement le
bénéfice du nouveau substrat.
56
Chapitre II : Orientation cristallographique des transistors
-9.7
-9.7
Largeur d'active W=1µm
-9.9
-9.9
-10.1
<110>
Ioff Log[A/µm]
Ioff Log[A/µm]
-10.1
<100>
-10.3
-10.5
-10.7
+15%
-10.9
+5%
-10.5
-10.7
-10.9
-11.1
-11.3
-11.3
-250
Ion [mA/µm]
-11.5
-300
-200
<110>
<100>
-10.3
-11.1
-11.5
-300
Largeur d'active W=10µm
-250
Ion [mA/µm]
-200
Figure II.9: Courbes de mérite Ion Ioff de transistors pMOS (L=60nm) pour deux largeurs
d'active (W=1 ou 10µm) et deux orientations (<100> ou <110>).
Les contraintes mécaniques venant de l'isolation par tranchées sont une piste pour expliquer
cette influence de la largeur W des dispositifs. Nous reviendrons sur cette question au chapitre
III consacré aux les contraintes venant du procédé STI (Shallow Trench Isolation).
II.2.1.2 Autres paramètres
- Tension de seuil
La Figure II.10 présente la tension de seuil des différents dispositifs p (orienté <100> ou
<110>) en fonction de la longueur de grille et de la largeur d'active.
-0,35
-0,4
-0,35
<110>
Tension de seuil Vth [V]
Tension de seuil Vth [V]
-0,3
<100>
-0,45
-0,5
-0,55
-0,6
0,01
<110>
<100>
-0,4
-0,45
-0,5
-0,55
0,1
1
Longueur de grille L [µm]
10
0,1
1
Largeur d'active W [µm]
10
Figure II.10: Tension de seuil de transistors pMOS en fonction de la longueur de grilles (à
gauche, W=1µm) et de la largeur d'active (à droite, L=60nm) ayant eu le même procédé de
fabrication mais sur deux type d'orientation de substrat différent: <110> et <100>.
57
Chapitre II : Orientation cristallographique des transistors
Nous pouvons voir que nous n'avons obtenu aucune différence notable. La diffusion du bore
des implantations LDD n'a donc pas été affectée par la modification d'orientation cristalline. Il
n’y a pas non plus d'effet majeur de la diminution de la largeur de grille. Donc pour le
phosphore, qui est le dopant des caissons de type n pour les pMOS, il n’y a probablement pas
de changement significatif en terme de ségrégation.
Certaines publications ont montré une tension de seuil plus forte pour les dispositifs orientés
<100> avec les mêmes implantations, [Sayama 99] et [Komoda 04]. Selon eux, le bore diffuse
plus rapidement dans la direction <110> que <100>, ce qui provoquerait cette modification de
tension de seuil pour les plus petits dispositifs. Nous n'avons pu voir ce phénomène durant nos
différentes expériences.
- Barreau de résistance d'active (ou de poly-silicium)
Nous avons analysé les mesures de barreaux de résistance d'active non siliciuré, seulement
dopé par les LDD et les source et drain. Les résistances sont également modifiées. Mais il est
simple dans ce cas de comprendre comment. L'équation d'une résistance est:
R=ρ
L
S
Équation II.1
avec dans le cas du pMOS:
ρ=
1
qpμ h
Équation II.2
où q est la charge unitaire, p la concentration de trous, donc d’accepteurs dans les zones
électriquement neutres, et µh la mobilité des trous. Si nous comparons deux résistances
d'actives ayant eu les mêmes implantations, mais étant dans deux directions différentes
(<100> et <110>), nous obtenons alors les résultats présentés sur la Figure II.11. Le seul
paramètre susceptible d'être modifié et qui va moduler la résistance est bien entendu la
mobilité des trous. Tout comme les transistors pMOS qui ont vu leur performance augmenter
dans la direction <100> grâce à une mobilité plus forte, nous avons ici une diminution de la
résistance d'active.
Par contre dans le cas des résistances de barreau de poly-silicium, constitué de grains de
cristal dans toutes les directions, nous avons peu de variation de la résistance, car l'effet du
substrat n'a pas d'influence sur la grille (Figure II.12).
58
Chapitre II : Orientation cristallographique des transistors
620
Résistance de Poly [Ohm/carré]
Résistance d'active [Ohm/carré]
320
300
280
260
240
600
580
560
540
520
500
<100>
<110>
<100>
<110>
Figure II.11: Résistance d'active non Figure II.12: Résistance de poly-silicium
siliciuré et implanté p pour deux orientations non siliciuré et implanté p pour deux
de substrat: <100> et <110>.
orientations de substrat: <100> et <110>.
II.2.2 Transistors nMOS
Après le cas du pMOS, ce sous chapitre est consacré à l'influence de l'orientation pour les
transistors nMOS. Tout comme pour les pMOS, il est important de comprendre les effets de
l'orientation pour ces dispositifs avant d'ajouter le paramètre des contraintes mécaniques.
II.2.2.1 Mobilité des électrons dans le plan (001)
Bien que nous ayons deux directions de courant différentes, <110> et <100>, nous conservons
tout de même un plan identique: (001). Comme nous pouvons le voir sur la Figure II.13 cela
ne modifie pas les performances des transistors nMOS.
-6
Ioff Log[A/µm]
-7
<110>
<100>
Figure II.13: Courbe de mérite Ion-Ioff de
transistors nMOS (W=1µm) ayant eu le
même procédé de fabrication mais sur deux
orientations de substrat (001): <110> et
<100>.
-8
-9
-10
500
600
700
Ion [µA/µm]
800
900
59
Chapitre II : Orientation cristallographique des transistors
La moyenne des masses pour les électrons dans la direction <100> est 0.26m0 (cf. Équation
I.60). Où m0 est la masse d'un électron libre. Penchons nous sur le cas de la direction <110>
(Figure II.14) pour un cas non contraint.
Ө
Ө
Figure II.14: Représentation des
vallées des électrons dans le plan (001)
avec le courant dans la direction
<110>.
k
<100>
Ө
Ө
En reprenant l'Équation I.48 nous avons:
E=
2 2
h 2 k 2 h k long h 2 k tr2
=
+
2 ml
2 mt
2m *
où k long = k . cos(θ ) et k tr = k . sin(θ )
Équation.II.3
(voir Figure II.14)
et donc:
m* =
1
⎛ cos θ sin 2 θ
⎜⎜
+
mt
⎝ ml
2
Équation II.4
⎞
⎟⎟
⎠
Ceci nous amène donc pour les 4 ellipses dans le plan (001) avec θ =
m* =
π
4
:
2.ml .mt
= 0.32m0
ml + mt
Et nous savons déjà que pour les deux ellipses dans la direction <001>, avec θ =
m * = mt = 0.19m0 .
60
π
2
,
Chapitre II : Orientation cristallographique des transistors
De ce fait en reprenant l'Équation I.59 nous obtenons:
1
1
2 m l + mt
=
+
*
mc 3mt 3 2ml mt
Équation II.5
Et donc mc* pour la direction <110>:
mc* =
3mt ml
= 0,26m0
2 mt + ml
Nous avons donc la même masse effective de conductivité que dans la direction <100>. En
d'autres termes cela signifie la même mobilité si nous prenons en compte le cas non contraint.
II.2.2.2 Effet de ségrégation
Nous venons de voir qu'il n'y avait pas de différence au niveau de la mobilité des électrons, et
donc pas de différence en terme de performance pour les transistors nMOS. Intéressons nous
maintenant à la tension de seuil dans nos deux cas. La Figure II.15 nous montre le Vth de
transistor nMOS en fonction de la largeur d'active pour les deux types de substrat que nous
étudions.
0,27
Tension de seuil Vth [V]
0,25
0,23
Figure II.15: Tension de seuil Vth
(L=60nm) en fonction de la largeur
d'active W de transistors nMOS ayant
eu le même procédé de fabrication,
mais
ayant
deux
orientations
différentes (<100> ou <110>).
0,21
0,19
<100>
<110>
0,17
0,15
0,1
1
Largeur d'active W [µm]
10
Nous remarquons tout d'abord une légère différence de tension de seuil de l'ordre de 10mV
sur les canaux larges. Ceci peut s’expliquer par la dispersion des dispositifs dû à une longueur
faible (L=60nm).
Dans le cas d'un dispositif orienté <100> le comportement du Vth en fonction de la largeur
d'active reste relativement plat. Nous aurons quasiment la même tension de seuil pour un
dispositif large ou mince. Dans le cas <110> nous remarquons une forte diminution pour les
largeurs inférieures à 0,6µm. C'est donc essentiellement l’isolation par tranchée qui doit jouer
61
Chapitre II : Orientation cristallographique des transistors
sur ce comportement en W ; mais contrairement au pMOS, c’est un effet par le dopage et non
par les contraintes qui donnera l’explication la plus plausible comme nous allons le voir plus
loin. La différence de tension de seuil approche les 100mV pour les plus petits dispositifs
entre les deux types de substrats, ce qui est conséquent.
Une des façons simples pour vérifier si le niveau des dopants du canal est affecté par
l’orientation est de s'intéresser au facteur de substrat (Figure II.16).
Ratio de Kb <100> / <110>
1,2
1,15
Figure II.16: Ratio de facteur de
substrat Kb entre des transistors nMOS
(L=60nm) sur substrats orientés
<100> et des nMOS de même
dimensions sur substrats orientés
<110>.
1,1
1,05
1
0,95
0,1
1
Largeur d'active W [µm]
Nous pouvons alors considérer que le coefficient KB du transistor nMOS fin sur un substrat
<100> est supérieur de plus de 15% à celui d'un nMOS de même dimension mais fabriqué sur
un substrat <110>. En considérant l'Équation I.2 nous pouvons alors conclure que cela
correspond à une diminution de concentration du canal de 5E17 atomes par cm-3. La Figure
II.17 qui présente la pente sous le seuil confirme cette hypothèse de diminution de
concentration de dopant p dans le canal.
Pente sous le seuil S [mV/Dec]
94
93
92
Figure II.17: Pente sous le seuil en
fonction de la largeur d'active de
dispositifs nMOS (L=60nm) ayant eu
le même procédé de fabrication mais
sur deux types de substrat (001):
<100> ou <110>.
91
<100>
<110>
90
89
88
87
0,1
1
10
Largeur d'active W [µm]
62
Chapitre II : Orientation cristallographique des transistors
L'Équation I.6 nous permet alors de supposer que c’est une perte de dose du canal qui entraîne
une diminution de la capacité de déplétion dans le cas <110>.
C'est le STI qui est à l'origine de cette diminution de dose de bore dans le canal. En effet le
phénomène de ségrégation est bien connu. Lors des oxydations de tranchée, cette ségrégation
entraîne une diminution de la concentration de bore sur les flancs de la zone active. Cela
affecte peu les dispositifs larges car c’est un effet qui a une portée limitée à quelques
nanomètres près des parois des tranchées, mais qui devient prédominant dans le cas de faible
W.
Dans le chapitre II.1.2, nous avons pu voir que les plans (110) s'oxydent plus rapidement que
les plans (100) : De l'ordre de 15% plus vite selon Bean et al [Bean 69]. La ségrégation du
bore à l’interface Si/SiO2 explique alors que la diminution de la concentration de bore sur les
bords d'active soit plus importante pour les dispositifs orientés <110>, entraînant une
diminution de la tension de seuil pour les plus petits W.
Dans ce sous chapitre sur les dispositifs pMOS et nMOS nous avons pu voir l'importance de
l'orientation substrat par rapport à la direction du courant, notamment pour les trous. Dans la
suite nous verrons l'interaction avec les contraintes mécaniques.
II.3
Perspectives
cristallographique
pour
l'ingénierie
de
l'orientation
Comme nous avons pu le voir l'ingénierie de l'orientation cristallographique est un moyen
économique d’augmenter les performances des dispositifs, elle devrait donc continuer à se
développer dans les futures technologies de la microélectronique. En effet il existe encore bon
nombre de plans et de directions à explorer. Cette section propose un aperçu des dernières
innovations en matière de substrat.
II.3.1 Nouvelles technologies de substrat
II.3.1.1 Technologie de l'orientation hybride
La technologie de l'orientation hybride, ou HOT, de son nom anglais Hybrid Orientation
Technology, est un procédé proposé par M. Yang d'IBM [Yang 03], qui consiste à utiliser
deux plans cristallographiques différents pour chacun des deux types de dispositifs. Ici il s'agit
d'un plan (110) pour les transistors pMOS et d'un plan (100) pour les nMOS.
Le point de départ est un substrat SOI qui a la particularité d'avoir son substrat massif avec
une orientation donnée (par exemple 110) et la couche de silicium sur isolant (SOI) avec une
orientation différente (100). La Figure II.18 présente la succession des étapes.
63
Chapitre II : Orientation cristallographique des transistors
nitrure
Si SOI (100) / ou (110)
BOX pour l'isolation
Si massif (110) / ou (100)
1) Nitrure déposé en guise de masque dur.
2) Gravure du SOI et du BOX suivi de la
formation d'espaceurs.
3) Epitaxie de silicium de même plan que 4) Retrait du nitrure et nettoyage de surface.
celui utilisé pour le substrat massif, suivie
d'une CMP.
(100) /ou (110)
BOX
(110) / ou (100)
5) Formation de l'isolation par tranchée.
6) Continuité du procédé de fabrication
CMOS standard.
Figure II.18: Descriptif de la technologie HOT [Yang 03]
A l'aide de ce procédé nous pouvons alors obtenir la meilleure orientation pour chacun des
dispositifs. Le problème est que nous obtenons alors un dispositif de type p (ou n) sur SOI
alors que l'autre de type n (ou p) est sur substrat massif. Ceci peut être très problématique
pour les concepteurs qui devront alors utiliser les deux types d'architectures de MOS dans le
même circuit. Très récemment, une nouvelle publication de Yang [Yang 06] a proposé
d’introduire des étapes supplémentaires de fabrication de ces types de substrat (HOT) afin
d'obtenir tous les dispositifs en SOI.
Grâce a cette technique, le gain en mobilité pour les transistors pMOS, sur les plans (110) a
plus être plus que doublé en choisissant la meilleure direction pour la conduction des trous :
<110> dans le plan (110) [Sato 69].
Cependant, la technique HOT pose de gros problèmes pratiques d’intégration: Notamment
avec toutes les différentes oxydations et gravures qui n'auront alors plus la même vitesse selon
le plan cristallographique, et selon le type de transistor.
64
Chapitre II : Orientation cristallographique des transistors
II.3.1.2 Regroupement de deux substrats de silicium
Une deuxième méthode, également présenté par IBM [Sung 05], permet de corriger le fait
d'avoir les deux types de transistor sur deux types de substrats différents (SOI ou massif).
Appelé "Direct Silicon Bond" ou DSB, il s'agit ici du regroupement de deux substrats massifs
de silicium n'ayant pas la même orientation cristallographique (Figure II.19).
(100)
(110)
1) Nous avons au début deux substrats de silicium massif ayant deux orientations de plan
différentes. Ici à gauche (100) et à droite (110), mais il peut s'agir de n'importe quel plan
(klm) et (k'l'm').
(110)
(100)
2) Les deux substrats sont alors collés, il 3) Réduction de l'épaisseur du substrat du
existe différente technique pour cela.
dessus.
Figure II.19: Enchaînement des étapes pour le collage et la préparation du substrat pour
DSB avant l'épitaxie en phase solide [Sung 05] et [Saenger 06].
Pour la suite de cette technique nous avons besoin d'une épitaxie en phase solide (Solid Phase
Epitaxy ou SPE) qui permet alors d'obtenir à la surface les deux types de plan comme le
montre la Figure II.20.
4) Formation de l'isolation par tranchée au 5) Photo afin de délimiter les zones pour la
travers du premier substrat.
seconde orientation et implantation.
6) La zone implantée à alors été amorphisée 7) Recristallisation de la zone amorphe sur
jusqu'au second substrat.
la base du même plan que le substrat du
dessous.
65
Chapitre II : Orientation cristallographique des transistors
8) Continuation du procédé CMOS afin de fabriquer les transistors d'un type sur un plan, et
ceux de l'autre type sur l'autre plan.
Figure II.20: Suite et fin du procédé DSB avec l'épitaxie en phase solide qui permet d’avoir
les deux orientations côte à côte en surface. [Saenger 06].
L'avantage de cette technique est qu'elle permet d'obtenir tous les dispositifs avec la même
architecture, ici sur un substrat massif, contrairement au HOT. Par contre nous ne pouvons
l'utiliser pour des architectures SOI. De plus l'intégration d'une telle technique demande une
optimisation de chaque étape du procédé afin de ne pas obtenir la croissance d'un oxyde à
l’interface entre les deux substrats, ou encore la croissance d'un plan cristallin non voulu.
II.3.2 Autres plans, autres directions
Certains auteurs tels que Kinugawa [Kinugawa 85] se sont intéressés à des orientations de
plan plus exotiques, telles tel que (211) ou (322). Cependant ces nouveaux substrats n'ont rien
apporté aux technologies CMOS.
Les trois principales orientations des plans, (100), (110) et (111), pour les substrats ont déjà
été beaucoup étudiées [Takagi 94]. Les récents travaux de Irie, [Irie 04] et [Irie 04a], ont
montré que le meilleur cas pour les électrons est un plan (100). Les trous obtiennent la plus
forte mobilité dans le plan (110) avec la direction <110>. Plus que l'étude des différents plans,
il se penche sur les différentes directions proposées: (100) <110>, (110) <001> ou encore
(111) <11-2> par exemple.
De plus dans ses publications il s'est intéressé à l'interaction entres les contraintes et toutes ces
directions. Car comme nous allons le voir dans les chapitres suivants, le choix de tel ou tel
substrat se fera sur le critère du gain en mobilité que celui-ci peut apporter, mais également à
la possibilité de cumuler les gains résultant respectivement de l’orientation cristalline et des
contraintes mécaniques.
Cependant il reste une très grande place à l'imagination quant à toutes les possibilités que
nous offres la cristallographie du silicium. En ajoutant toues les directions et le paramètre des
contraintes il y a encore un nombre innombrable d'étude sur ce sujet.
66
Chapitre III : L’isolation par tranchée et
ses conséquences mécaniques et électriques
Ce chapitre présente les premières étapes de fabrication des dispositifs CMOS, qui permettent
de créer une isolation électrique entre chacun d’entre eux. Cette isolation a d'abord été faite, il
y a plusieurs générations technologiques, à l'aide du procédé LOCOS (LOCal Oxidation of
Silicon) [Appels 70]. Cela consistait à recuire les plaques de silicium en atmosphère oxydante
(O2 ou vapeur d’eau), avec un masque de nitrure pour protéger les futures zones actives.
Ainsi, le silicium non protégé subissait une oxydation localisée qui avait cependant
l’inconvénient de se propager latéralement sous le masque en le soulevant (formation du
fameux « bec d’oiseau » (bird’s beak)), ce qui était très pénalisant pour la réduction des
dimensions latérales. Les effets des contraintes mécaniques induites par ce procédé ont été
étudiés et simulés dès les années 80 [Poncet 85],[Isomae 86], et nous avons pu montrer que ce
bec d’oiseau pouvait être raccourci grâce à la réduction de la diffusivité et de la réactivité des
espèces oxydantes dans les zones comprimées par le masque. Cette réduction s’est cependant
révélée insuffisante pour les besoins de l’intégration haute densité, et l’isolation se fait
désormais (depuis la génération CMOS 0.25μm) en formant des tranchées dans le silicium
(Shallow Trench Isolation ou STI) qui sont remplies par un diélectrique [Bryant 94]. C’est la
maîtrise de la technique de planarisation mécano-chimique (CMP) qui a permis cette avancée
technologique.
Avec les différents budgets thermiques de toutes les étapes, aussi bien FEOL ou BEOL, il
peut se produire une réoxydation des tranchées. Ce qui va alors créer une contrainte au niveau
de l'active. Depuis 10 ans, de nombreuses publications se sont intéressées à ce phénomène et à
ses conséquences sur les dispositifs [Poncet 98], [Scott 99], [Senez 01], [Bianchi 02]. Le STI
est directement en contact avec le silicium des zones actives, et donc avec le canal de
conduction, d'où l'importance d'une très bonne compréhension de son impact sur les
dispositifs. C'est ce que nous allons faire durant tout ce chapitre dans le but de bien modéliser
les différents effets.
III.1 Introduction et procédé de fabrication du STI
Le but de sous chapitre est de présenter la technique d’isolation STI : à la fois les différentes
étapes de sa fabrication et ses objectifs en termes de fonctionnement des dispositifs.
III.1.1 Etapes de fabrication des tranchées d'isolation
Ce paragraphe est un résumé du procédé complet d’isolation STI qui est présenté de façon
plus exhaustive en annexe.
La formation des tranchées d'isolation se situe au tout début d’un procédé CMOS. Ainsi, le
groupe d'étapes correspondantes va déterminer les surfaces des différentes zones actives qui
seront la base pour les futurs dispositifs. Cela va donc déterminer l’encombrement des
transistors.
67
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
La Figure III.1 présente les étapes successives de fabrication des tranchées. Tout d'abord, en
partant du silicium "nu" (1), nous faisons une oxydation, suivie d'un dépôt de nitrure. Ce
dernier servira pour l'arrêt du polissage par CMP (Chemical Mechanical Polishing) plus loin
dans le procédé. Ensuite nous utilisons une photolithographie afin de délimiter les zones
d'active. D'où la présence de résine comme nous pouvons le voir (2). Une fois les tranchés
formées par une gravure plasma (3), de l'ordre de 300nmde profondeur, nous procédons à une
oxydation des flancs (4), afin d’améliorer la qualité de l’interface entre le silicium et la
tranchée. C'est ensuite que nous déposons le matériau qui servira d'isolation des dispositifs
(5). Dans les premiers cas étudiés dans de ce chapitre, il s'agit d'un oxyde à haute densité
déposé par PECVD (HDP). Nous verrons par la suite qu'il est possible d'utiliser d'autres
matériaux de remplissage tels que de l'oxyde déposé par SACVD. L'oxyde ainsi déposé doit
être éliminé à l’extérieur des tranchées. Il est donc nécessaire de procéder à un polissage pour
mettre le STI à niveau (6). Le polissage n’étant pas purement mécanique mais mécanicochimique, c'est la raison pour laquelle nous n'obtenons pas une surface plate, mais plus
profonde au niveau de l'oxyde (qui est attaqué plus facilement). Nous pouvons ensuite faire
une gravure pour retirer le nitrure qui a servi pour arrêter le polissage (7). Cette dernière étape
va donner cette forme si particulière, avec la formation d’une petite cuvette sur toute la
périphérie des tranchées. Finalement si nous regardons le résultat à l'aide d'une vue de dessus
(8), nous pouvons voir que la zone active de chaque transistor est complètement entourée par
les tranchés afin qu'il soit totalement isolé.
1) Plaque de silicium"nu".
2) Oxydation du silicium, dépôt d'une couche
de nitrure et dépôt de la résine pour la
photolithographie.
3) Photolithographie qui définie les zones
d'active sur lesquelles seront fabriquées les
différents dispositifs.
4) Retrait de la résine et oxydation des
tranchées.
5) Dépôt du diélectrique qui servira pour
l'isolation des dispositifs.
6) Polissage mécanico-chimique du
diélectrique avec arrêt sur le nitrure.
68
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
STI
7) Gravure humide du nitrure avec formation
des cuvettes du STI.
Ilot d'active
qui deviendra
un dispositif
8) Vue de dessus d'une active entourée par le
STI qui sera un futur dispositif isolé
Figure III.1: Description des différentes étapes de formation de l'isolation par tranché.
L'isolation ainsi formée, nous pouvons alors continuer le procédé de fabrication standard afin
de créer les différents dispositifs. L'annexe 1 nous présente un détail de la succession des
étapes.
III.1.2 Le but premier: L'isolation
III.1.2.1 La fuite de courant
L'isolation par tranchées est un procédé servant à l'isolation électrique des dispositifs. En effet
nous ne voulons pas que le fonctionnement électrique d'un transistor soit perturbé par ses
voisins immédiats. Avec des tranchées assez profondes remplies de matériaux diélectriques,
les chemins de conduction parasites sont bien contrôlés; cependant les effets capacitifs
peuvent rester importants si les tranchées sont trop étroites, de même pour les courants
parasites si les tranchées sont trop peu profondes. Il est évident que si nous augmentons
simplement la distance entre deux zones actives distinctes, l'isolation entre les transistors sera
meilleure. Cependant, cette augmentation réduit la densité d'intégration et la recherche d’un
compromis est donc nécessaire. La largeur des tranchées va donc être un paramètre critique
qui sera suivi en considérant en premier lieu les courants de fuite entre deux zones actives très
dopées (N+/N+; N+/P+ et P+/P+). En effet si cette fuite devient importante cela pourrait
gêner le fonctionnement correct de circuit. Un deuxième paramètre va de paire avec la largeur
il s'agit de la profondeur de tranché. Avec une tranché plus profonde nous aurons une
meilleure isolation (Figure III.2: essai de profondeur de tranché). Malheureusement, avec le
désir croissant d'intégration, nous réduisons la distance entre deux zones d'active ce qui
complique d'autant la tâche de remplissage des tranchés. Nous avons donc le schéma inverse,
c'est-à-dire une diminution de la profondeur au fur et a mesure des technologies afin de ne pas
avoir des créations de cavités au sein du STI.
69
Pourcentage cumulé [%]
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
100
90
80
70
Essai 1
Essai 2
60
50
40
Figure III.2: Représentation du
pourcentage cumulé du courant de
fuite à travers le STI (eSTI=0.2µm,
N+/P+) pour trois essais de
profondeur
de
tranchée
pour
l'isolation: du moins au plus profond.
Essai 3
''
30
20
10
0
-9
-6
-3
0
Courant de fuite Log[A/µm]
III.1.2.2 la tension de claquage
Lorsque nous appliquons des tensions très élevées sur les contacts, il peut y avoir création de
défauts dans l'oxyde de STI, et cela jusqu'à ce qu'un chemin de claquage soit formé. Dans ce
cas, la tranchée ne joue plus du tout son rôle d'isolation. Plus la largeur de diélectrique est
importante, plus la tension de claquage sera évidement élevée. La Figure III.3 montre la
tension de claquage du STI en fonction de la distance entre deux actives.
Tension de claquage [V]
16
14
12
10
Figure III.3: Représentation de la
tension de claquage en fonction de la
distance entre deux actives, l'une dopé
N+ et l'autre P+.
8
6
4
2
0
0,1
1
Distance entre N+/P+ [µm]
Nous pouvons alors très bien voir que la tension de claquage diminue avec la distance entre
deux îlots d'active. Cependant nous pouvons constater que même pour les dimensions les plus
petites (130nm), nous avons une tension au claquage supérieur à 5V. Or rappelons nous que la
tension d'alimentation est de 1,2V pour une technologie basse consommation 65nm. Ce qui
signifie que, selon ce résultat, nous pourrions descendre jusqu’à des largeurs de tranchée
inférieures à 130nm.
70
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
III.1.3 Le problème des contraintes
Comme tout matériau, ceux qui peuvent être utilisés pour l'isolation sont sensibles à la
température. C'est-à-dire que leurs propriétés peuvent être modifiées par les différents
traitements thermiques. Or, le STI est formé en tout début de procédé comme nous l’avons vu
au début de ce chapitre En d'autres termes, l'isolation par tranchée va subir les variations de
température engendrées par toutes les différentes étapes. Cela peut alors modifier la contrainte
intrinsèque du matériau. Ou encore, comme le représente la Figure III.4, il se peut que les
flancs de tranchée se ré-oxydent en créant ainsi une compression latérale, aussi bien dans le
diélectrique d'isolation que dans le silicium.
Molécules
d'oxygène
Diffusion à
l'interface
Si/SiO2
Formation d'une
molécule SiO2 à
l'interface
Figure III.4 : Schéma
représentatif de la réoxydation des flancs de STI
durant les différents budget
thermiques.
SiO2
Ces contraintes mécaniques directement appliquées au silicium ont posé des problèmes de
création de dislocation dans les anciennes technologies [Kuori 98], [Damiano 98], rendant les
transistors non fonctionnels. Dans les technologies actuelles, les contraintes ainsi générées
demeurent, mais elles sont suffisamment bien maîtrisées pour ne plus générer de telles
dislocations. Comme nous avons pu le voir dans le chapitre I, le cristal de silicium étant
piézorésistif, il va voir la mobilité de ses porteurs de charges électriques modifiée avec les
contraintes. Ce qui nous intéresse ici est évidemment la résultante des contraintes dans le
canal de conduction du transistor; celle-ci va surtout dépendre des distances entre le canal et
les différentes parois des tranchées. La Figure III.5 montre les différentes longueurs
susceptibles de modifier la déformation du canal en silicium.
71
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
L
W
LSD
eSTI
Figure III.5 : Représentation
des dimensions qui sont
susceptibles de modifier la
contrainte résultante dans le
canal de conduction en
silicium.
STI
Y
Z
X
Les règles de dessin ne sont pas les seules qui peuvent moduler les résultats de la déformation
au sein du canal. D'autres dimensions, comme la profondeur de tranchée, la profondeur de la
cuvette en bord de STI, l'arrondi de l'active ou la hauteur de d'oxyde de l'isolation sont tout
aussi importants. Cependant il est beaucoup plus difficile de mesurer l'impact de tels
paramètres sur les contraintes générées par les STI, et nous en sommes réduit en général à
s’en remettre aux simulations numériques pour les analyser [Sallagoïty 97]. De plus, ces
paramètres sont en général plus sensibles aux fluctuations, d'une plaque à une autre, voir:
d'une région de plaque à une autre.
III.2 Etude de l'impact des contraintes du STI sur les transistors
Nous allons maintenant nous intéresser aux conséquences des contraintes du STI pour les
différents types de transistors MOS Dans cette étude, nous considérerons principalement les
effets des dimensions, des différents types d'orientation du substrat, et des nouveaux
matériaux pour le STI. Dans les résultats qui seront présentés ici, la direction des transistors
sera par défaut, la direction <110>. Seuls les résultats obtenus avec la direction <100> seront
spécifiés explicitement.
III.2.1 Impact à travers les dimensions et modélisation
III.2.1.1 Longueur des source et drain
Le moyen le plus simple de vérifier l'impact des contraintes du STI est de considérer des
transistors ayant tous, hors contraintes, les mêmes caractéristiques électriques et de faire
varier l'intensité de la déformation dans le canal de conduction en modifiant la distance entre
la grille et la tranchée tout en gardant une distance constante entre les contacts et la grilles (les
lignes de champ électrique restent alors inchangées). La Figure III.6 propose une
représentation schématique de cet effet.
72
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Distance
grille-contact
constante
Compression
du STI
Figure III.6: Représentation schématique de l'effet des contraintes du STI lorsque nous
réduisons la distance entre la grille et la tranchée.
Quand nous réduisons donc la longueur des zones de source et drain, les contraintes en
compression générées au niveau du STI se propagent plus facilement jusqu'au canal de
conduction et vont donc modifier plus facilement les paramètres de conduction des porteurs.
La variation de la longueur des zones de source et drain va engendrer des variations de
tension de seuil, qui pourrait a elle seule expliquer les variations de courant de conduction. Il
est donc important de se pencher sur la variation de Vth en fonction de LSD, présenté par la
Figure III.7. Comme nous avons également pu le voir dans le chapitre I, les contraintes
mécaniques modifient ce paramètre via modulation de la position des bandes de conduction et
de valence.
0.6
Valeur absolue Vth [V]
0.55
0.5
Figure III.7: Valeur absolue de la
tension de seuil de transistor isolé
nMOS et pMOS (Technologie basse
consommation 65nm L=60nm
W=1µm) en fonction de la longueur
des zones source et drain LSD.
Orientation <110>.
nMOS
0.45
pMOS
0.4
0.35
0.3
0
0.5
1
1.5
2
Longueur Source/Drain Lsd [µm]
73
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
La Figure III.8 présente les variations des courants de conduction des transistors de type n et
p en fonction la longueur source et drain LSD. Dans ces différents cas il s'agit de transistors
largement éloignés de leurs voisins: la distance entre deux zones actives est de 10µm.
Valeur absolue de Ion [µA/µm]
500
450
400
350
300
nMOS
250
pMOS
200
Figure III.8: Valeur absolue du
courant de conduction Ion de
transistor isolé nMOS et pMOS
(Technologie basse consommation
65nm L=60nm W=1µm)
en
fonction de la longueur des source
et drain LSD. Orientation <110>.
150
100
0
0,5
1
1,5
2
Longueurs Source/Drain Lsd [µm]
Pour les transistors nMOS, quand nous diminuons la distance entre la grille et la tranchée
d'isolation, et donc que nous augmentons le stress en compression du canal de conduction
dans la direction X, la valeur du courant de conduction diminue. Les performances de ce type
de transistor semblent donc dégradées. A l'aide des coefficients de piezorésistance [Thompson
04a] nous pouvions prédire se comportement. En effet ils représentent la variation de la
mobilité en fonction de contraintes appliquées dans une direction, et dans notre cas, avec une
contrainte en compression dans la direction du courant (<110> ici) nous avons un gain de
mobilité pour les trous et une perte pour les électrons.
Pour le transistor pMOS, plus la distance Lsd est petite, plus la compression due au STI est
forte dans le canal de conduction, et meilleur est le courant de conduction. En d'autres termes,
le compression dans le sens x (celui de la longueur de grille) en bénéfique pour la mobilité des
trous dans la direction <110>. Tout comme pour les électrons, les coefficients de
piezorésistance ne contredisent pas cette réaction
Dans notre cas, nous pouvons voir que la tension de seuil n'a été qu'assez peu modifiée en
fonction de la longueur des source et drain, comme le montre la Figure III.9 qui donne les
courbes de mérite Ion-Ioff de transistors nMOS et pMOS ayant deux LSD différents.
74
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-8
Lsd=1,75µm
Ioff Log[A/µm]
Lsd=0,175µm
nMOS
Figure III.9: Courbes de mérite Ion en
fonction de Ioff de transistors isolées
(Technologie basse consommation 65nm
W=1µm,
L=60nm)
ayant
deux
longueurs de source/drain différentes:
0,175µm (la contrainte de compression
dan la direction X est alors élevé) et
1,75µm (La longue zone de tampon
permet d'obtenir une déformation du
silicium du canal réduite). Les flèches
représentent l'effet de la compression
dans le sens de la longueur. Orientation
<110>.
-9
pMOS
-10
-11
0
250
Valeur absolue Ion [µA/µm]
500
L'effet d'une contrainte en compression dans le sens la longueur de grille est très net: Perte de
performance dans le cas de transistor nMOS, et gain dans le cas des pMOS.
III.2.1.2 Modélisation de type « SPICE »
Les contraintes du STI permettent de moduler les performances des différents types de
dispositifs. Elles améliorent les performances de pMOS et réduisent celles des nMOS. Mais
nous ne pouvons pas nous permettre sur un circuit de dessiner des nMOS ayant des très
grandes longueurs de source/drain LSD, afin de ne pas subir de dégradation, et des pMOS
ayant quant à eux des faibles valeurs de LSD. Les designers ont en effet la lourde tâche de
dessiner des circuits utilisant les deux types de transistors et ceci dans un espace le plus réduit
possible. La Figure III.10 montre la vue de dessus de microscope SEM d'un circuit basse
consommation type de la technologie 65nm.
75
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Active
Grille
STI
Figure III.10: Vue de dessus SEM
d'un circuit type de la technologie
basse consommation 65nm. Les
longueurs de source et drain peuvent
être différentes d'un transistor à un
autre.
LSD
Nous pouvons alors voir que chaque transistor dans le circuit à sa propre distance entre la
grille et le STI. Il est donc très important pour les concepteurs de prendre en compte les
modulations des performances par les contraintes de l'isolation par tranchée. Pour dessiner les
circuits, ils ont à leur disposition ce que nous appelons les modèles SPICE. R.A. Bianchi a
proposé en 2002 [Bianchi 02] une modélisation simple qui permet à la fois de tenir compte
des effets des contraintes et d’être intégrée dans un simulateur de circuit existant. Ce modèle
est basé sur la variation des différents paramètres des transistors en fonction de:
( LSD − LSD (min) )
LSD
Cette nouvelle variable permet ainsi d'extrapoler les variations électriques des transistors à
toutes les valeurs de LSD. En effet, suite à des simulations mécaniques, nous avons pu voir que
les contraintes mécaniques au centre du canal étaient linéaires en fonction de ce nouveau
paramètre.
Le premier avantage de ce modèle est ainsi d'obtenir des variations linéaires en fonction de
LSD. De plus nous intégrons ainsi la longueur minimum accepté par le DRM (Design Rules
Manuel) d'une technologie (LSD(min)). Cela nous permet d'extrapoler les variations électriques
pour une longueur de source et drain infinie:
A partir de là nous pouvons voir que quand LSD = LSD(min) ce paramètre vaut 0 :
( LSD (min) − LSD (min) )
LSD (min)
=0
76
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
et tend vers 1 quand LSD tend vers l'infini:
( LSD − LSD(min) )
LSD
→1
LSD → ∞
Avec ce nouveau paramètre nous pouvons alors exprimer la variation de tous les autres
paramètres, entre une longueur LSD minimum et infinie. La Figure III.11 montre ainsi le
résultat de ce modèle pour les courants de conduction de transistors nMOS et pMOS.
15
nMOS
pMOS
Variation de Ion [%]
10
y=9.9x
5
0
0
0,2
0,4
0,6
0,8
1
-5
-10
-15
Figure III.11: Représentation de la
variation du courant de conduction de
transistors isolés nMOS et pMOS
(Technologie basse consommation
65nm W=1µm, L=60nm) en fonction
de l'expression donnée par [Bianchi
02] qui fait appel à LSD et à LSD(min).
y=-12.9x
(Lsd-Lsdmin)/Lsd
Nous obtenons alors une variation linéaire de Ion en fonction de ce nouveau paramètre. De
plus, l'équation de la courbe de tendance nous permet de dire que nous avons pour ce lot, une
variation de 10% de courant Ion des transistors nMOS entre un LSD minimum et infini. En ce
qui concerne les pMOS, comme les contraintes en compression du STI profitent à ce type de
dispositif, nous observons une variation de -13% entre une distance grille-isolation minimum
et infinie.
Cette même linéarité peut être observer sur d'autre paramètre, comme par exemple la tension
de seuil (Figure III.12). Ce modèle nous permet donc de prévoir les variations des différents
paramètres électriques des transistors en fonction de la distance entre la grille et le STI et ainsi
d'en prendre compte lors du design des circuits.
77
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
5
Variation de Vth [mV]
4
3
2
NMOS
1
PMOS
0
-1 0
0.2
0.4
0.6
0.8
1
-2
-3
Figure III.12: Représentation de la
variation de tension de seuil Vth de
transistors isolés nMOS et pMOS
(Technologie basse consommation
65nm W=1µm, L=60nm) en fonction
de l'expression donnée par [Bianchi
02] qui fait appel à LSD et à LSD(min).
-4
-5
(Lsd-Lsdmin)/Lsd
III.2.1.3 Effet de la longueur de grille
Nous venons d’illustrer l'importance de la distance LSD pour les contraintes du STI dans la
direction X, autrement dit dans la direction du courant. Il est donc clair que la longueur de
grille, Lg, va également jouer un rôle. En effet si nous considérons une distance grille-STI
fixe, le niveau de déformation du canal de conduction va alors dépendre de la longueur de
grille comme le schématise la Figure III.13.
L grand
Compression
du STI
L petit
Figure III.13: Représentation schématique de l'effet des contraintes du STI lorsque nous
réduisons la longueur de grille pour un LSD donné.
Lorsque la longueur de grille est plus petite, une plus grande proportion du canal de
conduction est alors déformée. Les transistors à faible L devraient donc être plus sensibles aux
contraintes en compression du STI. La Figure III.14 présente les variations de courant Ion de
transistors nMOS en fonction le la longueur total de l'active pour différentes longueurs de
grille.
78
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
450
400
350
Ion [µA/µm]
300
L
250
Figure III.14: Courant Ion de
transistor
nMOS
(W=1µm,
<110>) en fonction de la
longueur total de l'active pour
différentes longueur de grille.
L=1µm
L=0,3µm
200
L=0,12µm
150
L=0,06µm
100
50
0
0.1
1
Longueur de zone d'active L+2xLsd [µm]
10
Nous remarquons qu'il y a une très bonne corrélation entre le courant des transistors et la
longueur total de l'active. Pour chaque longueur de grille, la diminution de LSD (et donc de la
longueur d'active total) fait décroître le courant de conduction. Les dispositifs ayant des
faibles L ont un courant plus élevés, et mais nous pouvons remarquer qu'il ne sont pas
forcément plus sensible à la modification de la longueur de l'active. Nous pouvons clairement
voir ici que les nMOS ayant un L=120nm sont plus sensible aux contraintes du STI que ceux
avec un L=60nm. La Figure III.15 nous propose la variation en pourcentage du courant afin
de mieux
Variation de Ion [%]
-16
W=1µm
-14
L=1µm
L=0,3µm
-12
L=0,12µm
L=0,06µm
-10
Figure III.15: Variation du courant
ion de transistor nMOS (W=1µm) en
fonction de la longueur total de l'active
pour différentes longueur de grille.
-8
-6
-4
-2
0
0.1
1
Longueur d'active L+2xLsd [µm]
10
Nous pouvons alors remarquer que pour les longueurs de 1 et de 0,3µm nous avons la même
sensibilité de variation de courant de conduction en fonction de la longueur de l'active. Pour
des longueurs de grille plus petites, L=120nm, nous commençons à voir cette sensibilité
diminuer, puis être réellement réduite pour la longueur nominale de 60nm. Dans les premiers
cas nous restons dans une configuration où la longueur de la zone d'active reste supérieur ou
79
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
égale à sa largeur. Dans les seconds c'est la largeur qui est supérieur à sa longueur. En terme
mécanique nous pavons un régime qui tend vers un régime biaxiale pour les grandes
longueurs de grille. Ensuite, pour des longueur de l'active inférieur à 1µm (W=1µm) nous
avons un régime plus uniaxiale dans la direction de la conduction. Ceci pourrait expliquer
cette différence de sensibilité.
III.2.1.4 La largeur d'active
La largeur d'active est, à première vue, le paramètre qui va moduler le plus la valeur de
déformation du canal de conduction en silicium à cause des contraintes du STI. La Figure
III.16 nous présente une vue de dessus et la Figure III.17 une coupe du transistor dans le
sens de la largeur. Là où, dans le cas de la direction X, nous avions des zones tampons (source
et drain) qui réduisaient le stress mécanique, dans la direction Y les tranchés d'isolation sont
directement en contact avec le silicium, ce qui affectera donc plus facilement la mobilité des
porteurs, et donc le courant de conduction du transistor.
Y
STI
Z
A
X
STI
A
Active
Z
Y
Figure III.16: Vue de dessus d'un transistor
subissant les contraintes du STI dans les
directions X et Y.
X
Figure III.17: Coupe AA dans le sens de la
largeur d'un transistor avec les contraintes
en compression du STI.
Comme nous avons pu déjà le voir dans le chapitre I, les déformations du canal de conduction
peuvent entraîner des modifications de tension de seuil. La Figure III.18 montre donc les Vth
de ces transistors, nMOS et pMOS (L=60nm), en fonction de la largeur d'active.
-0.6
nMOS L=60nm
Tension de seuil [V]
Tension de seuil [V]
0.32
0.28
0.24
0.2
pMOS L=60nm
-0.56
-0.52
-0.48
0.1
1
Largeur d'active W [µm]
10
0.1
1
Largeur d'active W [µm]
10
Figure III.18: Tension de seuil de transistors nMOS (Gauche) et pMOS (Droite) (Technologie
65nm L=60nm) en fonction de la largeur d'active. Orientation <110>.
80
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Comme nous avons pu le voir dans le chapitre II (Cf. II.2.2.2) la tension de seuil des
transistors nMOS (ici orientés dans le direction <110>) diminue pour les petites largeurs
d'active.. Tandis que pour les pMOS le Vth n'est quasiment pas modifier pour les transistors
fins. Cependant, afin de ne pas tirer des conclusions trop rapidement il faut prendre en compte
le phénomène de recouvrement qui a lieu pour les plus petites largeurs de transistor comme le
montre la Figure III.19. En effet les bords d'active en silicium ne sont pas jamais
parfaitement plans, et les lignes de poly ont tendance à déborder de la zone active et à remplir
partiellement la cuvette formée en périphérie des tranchées.
Grille
STI
Figure III.19: Représentation schématique
d'un bord de zone active en coupe dans le
sens de la largeur d'un transistor (Cf. Figure
III.17)
Active: Canal
de conduction
Quand la grille est polarisée, les effets de champ sont donc beaucoup plus importants sur les
bords de la zone active qu’en son centre. Nous avons donc un meilleur contrôle du canal de
conduction au bord des tranchées. Ainsi, nous obtenons donc une densité de courant de
conduction plus élevée dans les dispositifs les plus étroits. Ceci est l’effet canal étroit
classique dans le cas des tranchées, qu’il y ait des contraintes ou pas [Sallagoity 96].
Maintenant penchons nous au courant de conduction. Comme ION est généralement normalisé
par la largeur de zone active, il n'y pas de raison que celui-ci subisse de modification majeure
lorsque nous réduisons la largeur W du transistor (sauf modification de tension de seuil). La
Figure III.20 présente les valeurs de Ion de transistors nMOS et pMOS nominaux de la
technologie 65nm (L=60nm) en fonction de la largeur d'active.
81
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-300
850
nMOS
800
pMOS
Ion pMOS [µA/µm]
Ion nMOS [µA/µm]
900
-250
750
700
650
-200
600
Figure III.20: Courant de
conduction de transistors nMOS
et pMOS nominaux (Technologie
65nm L=60nm) en fonction de la
largeur d'active W. Orientation
<110>.
550
500
-150
0,1
1
Largeur d'active W [µm]
10
Dans le cas des nMOS, le courant Ion reste relativement constant pour les canaux larges
(W>0.5μm), puis augmente pour les plus petites valeurs de W. La modification du Vth peut
apporter une première explication quant à l'augmentation du courant Ion des dispositifs de
type n. En ce qui concerne les transistors pMOS c'est sensiblement différent. Tout d'abord il y
a une réduction du courant entre les largeurs de 10 et 1µm, avant de retrouver un
comportement très proche du nMOS.
Donc, en ce qui concerne l'effet des contraintes du STI dans la direction Y, dans le sens de la
largeur:
Pour le transistor nMOS, nous n'obtenons aucune sensibilité claire pour les transistors larges,
et pour les transistors les plus étroits nous avons d'autres phénomènes qui peuvent venir les
masquer. De plus si nous nous intéressons aux coefficients de piezorésistance [Thompson
04a] nous pouvons alors voir qu'ils restent assez faibles pour les électrons dans la direction
<110> avec une contrainte perpendiculaire (Cas du STI dans le sens de la largeur). Notons
tout de même qu'une contrainte en compression nuit à la mobilité des électrons (dans la
direction <110>) quelque soit la direction dans laquelle cette contrainte est appliquée.
Dans le cas des pMOS nous pouvons tout de même remarquer que le courant de conduction
diminue en même temps que la largeur d'active, dans les cas des transistors les plus larges: La
Figure III.21 compare les courbes de mérite Ion-Ioff de dispositifs de type p ayant une
largeur de 10 et de 1µm. Pour les cas encore plus étroits, nous n'avons plus cette franche
dégradation, il s'agirait plus de non modification de performance avec seulement des
modifications de tension de seuil, comme nous avons pu l'expliquer avant.
82
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-9
Ioff Log[A/µm]
W=10µm
W=1µm
-10
Figure III.21: Courbes de mérites
Ion-Ioff de transistors pMOS
(Technologie 65nm L=60nm) ayant
deux différentes largeurs d'active:
W=1 ou 10µm. orientation <110>
-11
-12
-300
-250
-200
Ion [µA/µm]
-150
Nous observons une diminution des performances quand nous réduisons la largeur d'active.
La contrainte en compression du STI dans la direction Y (dans le sens de la largeur) vient
donc réduire la mobilité des trous. Ceci est bien confirmé par les coefficients de
piezorésistance [Thompson 04a].
III.2.1.5 L'espacement entre deux zones actives
Contrainte au centre du canal [MPa]
Ce paramètre est un point très critique car c'est lui qui va définir le nombre de transistors
possibles sur une surface donnée. Donc pour gagner en densité l'intégration d'une génération à
une autre, la tendance est de réduire cette dimension. Dans un premier temps nous avons
simulé mécaniquement les effets de contraintes du STI en fonction de l'espacement entre deux
active (Figure III.22).
-100
-80
-60
Sxx
Figure III.22: Niveau de contrainte
dans les directions X et Y au centre du
canal d'un transistor à canal court et
étroit
(W=0,3µm,
L=70nm
et
en
fonction
de
LSD=0,24µm)
l"espacement entre deux actives.
Syy
-40
-20
0
0
0,5
1
1,5
2
Espacement entre deux actives [µm]
83
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Nous pouvons alors remarquer que jusqu'à une distance de l'ordre de 0,5µm, le niveau de
compression dans le canal de conduction résultant du STI reste relativement constant.
Cependant, pour des zones actives plus rapprochées, les contraintes chutent. Nous pouvons
facilement expliquer cette chute: nous avons supposé pour la simulation qu’à la suite des
différents traitements thermiques, le diélectrique de remplissage des tranchées exerçait une
compression sur les matériaux qui l’entourent, en particulier les zones actives des transistors,
et que cette compression avait une origine volumique (dilatation du matériau) et non
surfacique (réoxydation des parois des tranchées). Ainsi, un plus petit volume de diélectrique
engendre donc moins de contraintes en compression. Le plateau observé pour les distances
supérieures à 0,5µm révèle une certaine saturation de cet effet de compression.
Les transistors pMOS (orienté dans la direction <110>) étant les plus sensibles aux
contraintes, nous nous sommes intéressés à l’évolution des performances en fonction de la
longueur des zones de sources drain, donc du stress STI, dans un cas dense et quasi isolé. La
Figure III.23 présente les résultats.
Dans le cas où nous avons une distance entre active de 10µm nous arrivons très bien à
moduler les performances du dispositif p en jouant sur la distance LSD : Quand nous réduisons
LSD, nous augmentons les contraintes en compression dans la direction X (favorable à la
mobilité des trous) et nous obtenons donc de meilleures performances en courant. Dans le cas
dense, les zones actives des transistors sont espacées de 0,11µm, et les performances
deviennent alors insensibles à la distance grille-STI. Ceci est conforme aux simulations
mécaniques précédentes.
-8
Espacement active : 10µm
Ioff Log[A/µm]
Ioff Log[A/µm]
-9
-10
-11
-9
-10
Lsd=0,175µm
Lsd=0,175µm
Lsd=0,35µm
-12
-350
-300
-250
Ion [µA/µm]
Espacement active : 0,11µm
Lsd=0,35µm
-11
-400
-200
-350
-300
-250
Ion [µA/µm]
-200
Figure III.23: Courbes de mérite Ion Ioff de transistors pMOS (W=1µm, L=60nm) ayant un
espacement par rapport aux autres transistors de 10µm (Graphique de gauche) ou de
0,11µm (Graphique de droite) et ceci pour deux longueurs de source et drain. Orientation
<110>.
III.2.2 Conséquences de l'orientation du substrat
Comme nous avons pu le voir dans le chapitre II, la direction du courant de conduction par
rapport à l’orientation du réseau cristallin est très importante pour la mobilité des porteurs,
donc pour les performances des transistors, notamment ceux de type p. Un changement de
substrat va également induire des modifications en terme de sensibilité aux contraintes. Et
84
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
donc tout particulièrement avec celles du STI qui agissent directement dans le plan. Dans ce
sous chapitre, nous allons donc étudier ces effets d'orientation cristallographique.
III.2.2.1 Transistors nMOS
Nous avons vu que les transistors nMOS non contraints avaient les mêmes performances dans
les directions <110> et <100>. La seule différence majeure vient du comportement de tension
de seuil en fonction de la largeur d'active (Cf. II.2.2.2). La Figure III.24 présente la
sensibilité aux contraintes de transistors nMOS ayant une direction de conduction <100> ou
<110>, exprimée à l’aide d’un modèle de type SPICE (Cf. III.2.1.2).
Nous pouvons observer une sensibilité légèrement différente, mais qui n’est pas très
significative par rapport à la dispersion entre les différents dispositifs. De plus la direction
<110> parait la plus sensible ; or les coefficients de piezorésistance dans la direction X pour
les deux types de substrats ont les valeurs suivantes:
∏ // <110> = −31.6 x10 −12 Pa −1
∏ // <100> = −102.2 x10 −12 Pa −1
En d'autre terme, si nous nous fions à ces résultats, un transistor nMOS orienté dans la
direction <100> devrait être plus de trois fois plus sensible aux contraintes du STI selon le
sens de la longueur que le même dispositif orienté dans la direction <110>. C'est-à-dire
qu'avec la même contrainte en tension au sein du canal il devrais y avoir beaucoup plus de
bénéfice avec les transistors orientés <100>.
Variation du courant Ion [%]
10
<110>
<100>
8
Figure III.24: Représentation de la
variation du courant de conduction de
transistors isolés nMOS selon le
modèle SPICE (Technologie 65nm
W=1µm, L=60nm) en fonction de la
distance grille-STI et ceci pour deux
orientations de substrat: <100> et
<110>.
6
4
2
0
0
0,2
0,4
0,6
(Lsd-Lsd(min))/Lsd
0,8
1
La sensibilité du courant linéaire, à faible tension de drain, confirme le fait qu’il n’y a pas de
différence entre les deux types d'orientation pour les dispositifs de type n. La Figure III.25
montre les courbes de mérites Ion-Ioff de transistors nMOS avec les deux orientations, <110>
et <100>, pour deux longueurs de source et drain différentes.
85
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-7
-7
<110> Lsd=0,175µm
<110> Lsd=1,75µm
<100> Lsd=1,75µm
-8
Ioff Log[A/µm]
Ioff Log[A/µm]
<100> Lsd=0,175µm
-9
-10
-8
-9
-10
500
600
700
Ion [µA/µm]
800
900
500
600
700
Ion [µA/µm]
800
900
Figure III.25: Courbes de mérite Ion-Ioff de transistors nMOS nominales (Technologie
65nm W=1µm, L=60nm) avec LSD=0,175µm (à gauche) et LSD=1,75µm (à droite), avec
deux types d'orientations: <110> et <100>.
Nous pouvons alors clairement voir qu'il n'y a aucune différence en terme de performance
dans les deux cas. Avec une grande longueur de source et drain, nous avons un faible niveau
de contrainte venant du STI dans le canal de conduction dans la direction X (Celle de la
longueur de grille). Rappelons cependant que nous avions noté un décalage tension de seuil
entre les deux types de substrats au chapitre II. Mais cela n'amène pas de différence dans le
compromis Ion-Ioff. Lorsque LSD diminue (Augmentation des contraintes de l'isolation au
sein du silicium du canal) nous restons sur la même tendance: les facteurs de mérite sont très
proches entre deux orientations.
III.2.2.2 Transistors pMOS
Intéressons nous maintenant au cas du transistor pMOS, La Figure III.26 montre la
modélisation dite SPICE de dispositifs p dans les deux orientations de substrat étudiées ici en
fonction de la distance entre la grille et le STI.
Nous observons une grande différence de sensibilité aux contraintes de l'isolation dans la
direction X (direction du courant). En effet, les transistor pMOS orientés dans la direction
<100> semblent très peu sensibles à la contrainte en compression, contrairement à ceux dont
le courant est orienté <110>, et qui voient une augmentation de leur courant avec la
diminution de LSD.
86
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Variation du courant Ion [%]
5
0
0
0,2
0,4
0,6
0,8
1
-5
<100>
-10
<110>
Figure III.26: Variation du courant
de conduction de transistors isolés
pMOS, prédite par une simulation
utilisant
un
modèle
SPICE
(Technologie 65nm W=1µm, L=60nm)
en fonction de la distance grille-STI,
pour deux type d'orientation de
substrat: <100> et <110>.
-15
(Lsd-Lsd(min))/Lsd
La Figure III.27 illustre différemment ce phénomène, en représentant le courant de
conduction de ces différents transistors pMOS en fonction de LSD.
Courant Ion [µA/µm]
<100>
<110>
-200
Ratio <100>/<110> [%]
-250
35
30
25
20
15
10
5
0
0,1
1
Lsd [µm]
10
-150
Figure III.27: Courant Ion de
transistors pMOS orientés dans
les directions <110>, <100>, en
fonction de LSD. Le graphique en
insertion représente le ratio de
courant entre les orientations
<100> et <110>.
-100
0,1
1
Longueur Source/Drain [µm]
10
Tout d'abord, nous retrouvons bien un courant plus élevé sur les substrats orientés <100> à
cause d'une masse de trous lourd plus légère (Cf. II.2.1.1). Cependant nous pouvons
remarquer qu'avec le gain de courant obtenu par les contraintes en compression dans la
direction X sur les dispositifs orientés <110>, cette différence tend à diminuer fortement
comme nous le montre le graphique en encart.
Pour illustrer cette différence en termes de mobilité, la Figure III.28 reprend ces résultats
mais dans un repère Ion-Ioff qui nous permet de situer les performances de chacun des
transistors.
87
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-9
Lsd=0,175µm
Lsd=1,75µm
Ioff Log[A/µm]
+23%
Figure III.28: Courbe de mérites
Ion-Ioff de transistors pMOS
(Technologie 65nm W=1µm
L=60nm) ayant deux types
d'orientations différentes (<100>
et <110>), et deux longueurs de
source/drain différentes (0,175 et
1,75µm). Les flèches représentent
le gain obtenu entre les
transistors orientés <100> et
ceux <110> pour une même
valeur de LSD.
-10
<110>
<100>
+7%
-11
-220
-180
-140
-100
Ion [µA/µm]
Ce graphique illustre bien les deux différences qu'il existe entre les transistors pMOS orientés
différemment. La première est l’amélioration des performances pour les transistors qui ont
leurs courant dans la direction <100>. La seconde est la modulation du courant avec les
contraintes mécaniques dans le cas <110>. Alors qu'elle est nulle avec les pMOS orienté
<100>. De ce fait, le gain obtenu sur les dispositifs p en ayant subi une rotation de 45° est très
variable selon les cas de déformation du canal. Dans le cas présent, avec les contraintes du
STI d'un transistor large (W=1µm), le gain se situe entre 7 et 23%.
Penchons nous maintenant sur une question laissée en suspend dans le chapitre 2: Les effets
en W. La Figure III.29 reprend les données de la Figure II.9. Elle présente les courbes de
mérite pour différentes largeurs de zone active (W=1 et 10µm), pour une longueur de grille
nominale (L=60nm) et pour les deux orientations de substrat.
Nous obtenons alors un gain de 15% dans le cas où nous avons une largeur d'active de 1µm,
et celui-ci chute à 5% quand nous avons une zone active plus large. Nous avons pu voir, dans
le cas de l'orientation <110>, que le transistor pMOS était très sensible à la compression dans
la direction Y, et que cette dernière dégradait ses performances. Nous savons qu’au contraire,
dans la direction <100> les performances sont très peu affectées par le niveau de contrainte
mécanique dans le canal de conduction. Ceci est également confirmé par les coefficients de
piezorésistance dont le Tableau III.1 nous présente les valeurs.
Orientation du transistor
Direction de la contrainte
X (Sens de la longueur)
Y (Sens de la largeur)
Z (Sens vertical)
<100>
6,6
-1,1
-1,1
<110>
71,8
-66,3
-1,1
88
Tableau
III.1:
Valeurs
des
coefficients de piezorésistance (x1012 Pa-1) pour les transistors pMOS
selon leurs orientations <110> ou
<100>.
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-9.7
-9.7
Largeur d'active W=1µm
-9.9
-9.9
-10.1
<110>
Ioff Log[A/µm]
Ioff Log[A/µm]
-10.1
<100>
-10.3
-10.5
-10.7
+15%
-10.9
+5%
-10.5
-10.7
-10.9
-11.1
-11.3
-11.3
-250
Ion [mA/µm]
-11.5
-300
-200
<110>
<100>
-10.3
-11.1
-11.5
-300
Largeur d'active W=10µm
-250
Ion [mA/µm]
-200
Figure III.29: Courbes de mérite Ion Ioff de transistors pMOS (L=60nm) pour deux
largeurs d'active (W=1 ou 10µm) et deux orientations (<100> ou <110>) (Cf. figure II.9).
En changeant donc de point de vue, et en comparant cette fois-ci les transistors ayant une
largeur de 10µm avec ceux ayant une largeur de 1µm, nous pouvons voir très nettement que
avec l'orientation <100> nous n'avons pas de modification de performance. Tandis que les
pMOS orienté <110>, comme nous avons pu le voir au sous chapitre III.2.1.4, sont dégradé
par l'augmentation de compression dans la direction Y.
Il faut savoir que dans la technologie 65nm, et dans les suivantes, les largeurs typiques
d'active dans les circuits atteignent rarement le micromètre, elles sont généralement
inférieures. Donc d'un point de vue de l'intégration industrielle, la rotation du substrat nous
apporte bien environ 15% de gain en performance sur les dispositifs p. Cependant ce gain
n'est pas exclusivement dû à une masse plus légère des trous lourds dans la direction <100>,
mais également au fait que les pMOS ne soit plus dégradé par les contraintes de l'isolation
dans la direction Y, celle de la largeur.
III.2.2.3 Comportement à basse température
Des mesures de caractéristique des transistors vont nous permettre ici de mieux comprendre le
comportement des dispositifs pMOS <100> qui sont insensibles aux contraintes mécaniques
venant de l'isolation par tranché.
Ces mesures basse température ont été faite avec à l'aide d'une enceinte cryogénique dans
laquelle nous enfermons les échantillons Avec de l'hélium liquide il est possible d'abaisser la
température de la chambre à celle de la fusion de He, autrement dit 4°K, soit près de -269°C.
Il est évident que les circuits que les industries de masse développent n'ont aucune chance
d'être utilisés à de telles températures. Mais d'un point de vue physique, il est très intéressant
d'étudier les caractéristiques des transistors, pour bien séparer les mécanismes activés
thermiquement des autres mécanismes. Un exemple est donné sur la Figure III.30.
89
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-4
-5
35
300°K
-6
30
Idlin Log[A/µm]
Idlin [µA/µm] @Vd=50mV
40
25
20
-7
4°K
-8
-9
-10
15
-11
300°K
10
-12
5
4°K
-13
-14
0
-0,4
-0,6
-0,8
-1
Tension de grille Vg [V]
0,0
-1,2
-0,4
-0,8
-1,2
Tension de grille [V]
Figure III.30: Courant linéaire (à gauche en échelle linéaire et à droite en échelle
logarithmique, les deux à Vd=50mV) de transistor pMOS (W=0,5µm; L=60nm) en fonction
de la tension de grille à deux température: 300°K, et 4°K.
Nous remarquons qu'à basse température, la tension de seuil augmente (ici de plus de
200mV), et surtout la pente sous le seuil s’améliore considérablement (ici 0,05 décades/mV
contre 0,01 à 300°K). Par ailleurs, le courant de conduction, à la tension nominale de grille
Vg=-1,2V : Idlin , est inférieur à température ambiante. Cela vient des interactions entre les
porteurs qui sont minimes à basse température, ce qui nous permet d'obtenir une plus grande
mobilité. Enfin nous remarquerons que le courant à tension de grille est vraiment négligeable,
et la caractéristique du transistor s'approche d’une caractéristique idéale. Pour résumer, à 4°K
les performances des dispositifs sont bien meilleures qu’à 300°K.
Intéressons nous maintenant à l'effet de la température sur les phénomènes de modification de
mobilité pas les contraintes en compression dans la direction X, tout d'abord avec un
transistor pMOS orienté dans la direction <110> (Figure III.31).
160
pMOS orientés <110>
140
100
80
60
Variation de Gm Max [%]
Gm [µS/µm]
120
40
35
25
20
15
10
5
0
300°K
40
20
0
-0,20
Figure
III.31:
Transconductance
(Vd=50mV) de transistors pMOS orientés
dans la direction <110> (W=0,5µm,
L=60nm) en fonction de la tension de grille
et cela pour deux longueurs de source drain
(Lsd=0,175
et
1,75µm)
et
deux
températures (300°K et 4°K). En encart la
variation du maximum de transconductance
entre les deux LSD.
30
4°K
4°K
300°K
Lsd=0,175µm
Lsd=1,75µm
-0,40
-0,60
-0,80
-1,00
Tension de grille [V]
-1,20
90
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Comme nous avons déjà pu le voir, une contrainte en compression dans la direction de la
longueur de grille est bénéfique pour la mobilité des trous dans la direction <110>. Nous
retrouvons ce phénomène à basse température avec une amplitude supérieure Cela est dû à la
diminution des interactions entre porteurs, qui permet de favoriser l’influence de la répartition
des porteurs entre les différentes vallées, et ainsi repousser les limites de limitation du gain.
Examinons maintenant le cas de l'orientation <100> illustré sur la Figure III.32.
140
pMOS orientés <100>
18
120
Gm max variation [%]
16
Gm [µS/µm]
100
80
14
Figure
III.32:
Transconductance
(Vd=50mV) de transistors pMOS orienté
dans la direction <100> (W=0,5µm,
L=60nm) en fonction de la tension de grille
et cela pour deux longueurs de source drain
(Lsd=0,175
ou
1,75µm)
et
deux
températures (300 ou 4°K). En encart la
variation du maximum de transconductance
entre les deux LSD.
12
10
8
6
4
2
0
60
300°K
4°K
40
4°K
Lsd=0,175µm
300°K
20
Lsd=1,75µm
0
-0,20
-0,40
-0,60
-0,80
-1,00
-1,20
Tension de grille [V]
A température ambiante, 300°K, nous retrouvons bien l'insensibilité aux contraintes
mécaniques du transistor pMOS orienté <100>. Par contre nous pouvons voir qu’à 4°K nous
arrivons à modifier les performances à l'aide de la variation de longueur de source et drain.
Ainsi, comme nous le montre le petit graphique en encart de la Figure III.32, ce dispositif est
de nouveau sensible aux contraintes. La Figure III.33 va nous aider à comprendre ce qu'il
peut se passer.
Variation de la position des bandes [meV]
100
<100>
90
<110>
80
70
60
50
40
30
kT @ 300K
20
10
0
0
200
400
600
Contrainte [MPa]
800
1000
91
Figure III.33: Représentation de la
levée de dégénérescence de la bande
de conduction en fonction de la
contrainte en compression appliqué au
silicium, et ceci pour des dispositifs
dont l'orientation est soit <110> soit
<100>.Le trait horizontal en pointillé
nous renseigne sur la valeur
énergétique de la température
ambiante.
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Nous pouvons tout d'abord voir que la levée de dégénérescence de la bande de valence n'a pas
la même sensibilité à la contrainte selon l'orientation du dispositif. Cette sensibilité est
inférieure dans le cas <100>. En dessous de de kT/q (25meV à température ambiante), on
peut considérer que l'énergie thermique suffit pour la réorganisation des porteurs, donc
l’influence des contraintes n’est pas significative. Ainsi, pour le cas de l'orientation <100> à
300K, il nous faut des contraintes très fortes pour modifier la mobilité globale des trous. C'est
donc pour cela qu’à basse température nous arrivons plus facilement à modifier les
performances des transistors, car la limite de kT/q est beaucoup plus basse.
III.2.3 Nouveau matériau: dépôt SACVD
Nous avons vu l'importance des contraintes du STI sur la performance des transistors des
différents types. Avec l'utilisation d'un substrat orienté dans la direction <100> la stratégie
pour une technologie est beaucoup plus simple à mettre en place. En effet nous supprimons
alors la sensibilité de l'un des deux types de dispositifs, ce qui nous permet de librement
travailler sur l'augmentation des performances par les contraintes sur l'autre. De ce point de
vue nous avons alors besoin de contrainte en tension pour l'isolation afin d'augmenter les
performances du nMOS. Cela n'aurait pas été possible dans le cas <110> car nous aurions
dégradé le pMOS en même temps.
Mais avant de penser aux contraintes mécaniques le but d'un oxyde d'isolation d'une nouvelle
technologie est de pouvoir remplir la tranché (qui a généralement des dimensions plus critique
que l'ancienne générations) sans créer de cavité qui pourrait se révéler catastrophique pour le
fonctionnement des circuits. C'est dans ce but que l'oxyde déposé par SACVD (Sub
Atmospherique Chemical Vapor Deposition) a été étudié pour les nouvelles technologies tel
que le 45nm [Le Cam 06]. De plus nous allons voir qu'il possède des propriétés intéressantes
pour l'ingénierie des contraintes.
III.2.3.1 Particularité
Une des particularités de cet oxyde en termes d’intégration est qu'il doit être recuit à une
température d'environ 1000°C avant son polissage. Mais ceci ne gène en rien le centrage des
dispositifs car aucune implantation n'a lieu avant la fin du module isolation.
Par contre, cet oxyde subit un rétrécissement de l'ordre de 5% en volume (par rapport à ses
dimensions lors de son dépôt) quand il subit un recuit, ce qui va donc provoquer l'apparition
d'une contrainte sur le silicium lors que l'oxyde SACVD est utilisé pour l'isolation.
Pour quantifier cet effet, considérons la contrainte nécessaire pour modifier le volume d'un
matériau d’une quantité ΔV:
1 ⎛ E ⎞ ΔV
⎟
3 ⎝1−υ ⎠ V
σ ≅− ⎜
Équation III.1
E étant le module d'Young du matériau et υ son coefficient de Poisson.
Du fait de cette réduction de volume du matériau de l'isolation, nous pouvons donc nous
attendre à obtenir une contrainte en tension dans la zone active des transistors. Selon ce que
nous avons pu voir précédemment dans ce chapitre: Le pMOS étant insensible aux
92
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
modifications de la structure cristalline du silicium dans le cas de l'utilisation de substrat
orienté <100>, nous pouvons alors nous préoccuper seulement d'augmenter les performances
du nMOS (par contrainte mécanique) sans avoir peur de dégrader son complémentaire. En
d'autre terme c'est une contrainte en tension que nous recherchons pour les dispositifs de type
n, et l'isolation pas oxyde SACVD convient entièrement à ce cahier des charges.
Nous avons donc simulé ce phénomène de rétrécissement mais seulement à 1%. La Figure
III.34 présente les contraintes dans les directions X et Y pour un dispositif ayant une largeur
de 0,4µm, une longueur de grille de 40nm et une longueur source et drain de 0,12µm (soit une
longueur totale de zone active de 0,28µm).
350
Sxx
Syy
300
Contrainte [MPa]
250
Figure III.34: Profil de contrainte
dans les directions du plan X et Y
selon la longueur de l'active
(W=0,12µm; L+2LSD=0,28µm) pour
une zone active entourée par un oxyde
SACVD ayant un rétrécissement de
1%.
200
150
Y
100
Z
X
50
Profile de
contrainte
0
0
0,05
0,1
0,15
Position selon X [µm]
Nous avons caractérisé par spectroscopie micro UV Raman le silicium ainsi soumis aux
contraintes de l'isolation avec un oxyde déposé par SACVD et recuit. C'est une technique qui
permet avec la diffraction des rayon UV de mesurer la déformation de la maille cristalline, et
ainsi de remonter par le calcul jusqu'à la contrainte subie. Les conclusions de cette étude sont
que nous avons un silicium non stressé par le STI avec les dépôts SACVD, plutôt qu'ayant
une contrainte en tension (Figure III.35). Cela vient du fait que les oxydations résultant des
différents recuits viennent contrebalancer ce phénomène de rétrécissement qui nous permet
alors d'obtenir un STI sans contrainte.
93
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
)
Tension
0MPa
SACVD
Figure III.35: Profil micro-Raman
avec de l'oxyde HDP et de l'oxyde
SACVD pour le matériau d'isolation
par tranché.[Latu-Romain 06]
HDP
Compression
Zone d'active
Cela signifie donc que nous pouvons supprimer les effets de compression du STI. Cela nous
donne donc un levier supplémentaire pour contrôler les contraintes qui affectent les
performances des différents dispositifs.
III.2.3.2 Modifications des performances
Cette étude a été faite d’emblée sur les deux types de transistors, nMOS et pMOS, et les deux
types d'orientations afin d’avoir une vue plus globale sur les effets induits par ce nouvel
oxyde. En ce basant sur les résultats de spectroscopie Raman l'oxyde SACVD nous permet
d'avoir moins de compression dans le canal par rapport à celui déposé par HDP.
La Figure III.36 nous présente tout d'abord les tendances générales pour les dispositifs
nMOS (W=1µm, Lsd=0,405µm) pour les deux types d'orientations.
-7
nMOS orienté <110>
nMOS orienté <100>
-8
Ioff Log[A/µm]
Ioff Log[A/µm]
-7
-9
-8
-9
Référence
Référence
SACVD
SACVD
-10
-10
400
500
600
Ion [µA/µm]
700
400
500
600
Ion [µA/µm]
700
Figure III.36: Courbes de mérite Ion-Ioff de transistor nMOS (W=1µm, Lsd=0,405µm)
ayant eu un procédé de référence pour l'isolation ou un dépôt SACVD, et ceci pour les deux
types d'orientations: <110> (Graphique de gauche) et <100> (Graphique de droite).
94
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
Nous pouvons clairement voir dans les deux cas une augmentation des performances avec
l'utilisation de l'oxyde SACVD. Donc un effet très significatif de la réduction des contraintes
en compression du STI, c'est-à-dire une modification de la mobilité des électrons dans le sens
attendu.
Si nous analysons plus finement ces résultats nous remarquons que cette augmentation est
légèrement supérieure dans le cas de l'orientation <100>. De l'ordre de 10% dans ce cas alors
que nous pouvons considéré environ 7% avec le substrat <110>. Ceci vient du fait que
l'orientation <100> est normalement plus sensible aux contraintes, comme l’indiquent les
coefficients de piézorésitance.
Afin de comprendre le type de contrainte issue de l'oxyde SACVD il nous faut nous intéresser
plus en détail à la sensibilité des transistors nMOS avec différentes longueurs de source drain
comme le présente la Figure III.37.
Malgré des données expérimentales très dispersées, nous pouvons observer que dans le
procédé standard la diminution de la longueur de source drain, autrement dit l'augmentation
de la contrainte en compression dans le sens de la longueur entraîne une dégradation de la
performance, ce qui ne se produit pas avec l'utilisation d'un dépôt SACVD. Cela confirme
bien les mesures de spectroscopie UV micro Raman, au moins qualitativement.
-8
STI Référence
Ioff Log[A/µm]
Ioff Log[A/µm]
-8
-9
STI SACVD
-9
Lsd=0,175µm
Lsd=0,175µm
Lsd=2,4µm
Lsd=2,4µm
-10
-10
450
500
550
Ion [µA/µm]
600
650
450
500
550
Ion [µA/µm]
600
650
Figure III.37: Courbe de mérite Ion-Ioff de transistor nMOS (<110>, W=1µm, L=45nm)
ayant différente longueur de source drain (LSD=0,175 ou 2,4µm) et ceci pour les deux types
d'oxyde d'isolation: l’oxyde de référence (à gauche) et l’oxyde déposé par SACVD (à droite).
En ce qui concerne les dispositifs pMOS nous avons tracé le même type de graphique, à
savoir les courbes de mérite Ion-Ioff, afin de voir l'effet de l'utilisation du SACVD pour
l'isolation (Figure III.38).
95
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-7
-7
pMOS orienté <110>
-8
Ioff Log[A/µm]
Ioff Log[A/µm]
-8
-9
-10
-11
-12
-400
pMOS orienté <100>
Référence
-300
-250
Ion [µA/µm]
-10
-11
SACVD
-350
-9
-200
-12
-400
-150
Référence
SACVD
-350
-300
-250
Ion [µA/µm]
-200
-150
Figure III.38: Courbes de mérite Ion-Ioff de transistor pMOS (W=1µm, Lsd=0,405µm)
ayant eu un procédé de référence pour l'isolation ou un dépôt SACVD, et ceci pour les deux
types d'orientations: <110> (Graphique de gauche) et <100> (Graphique de droite).
Commençons par les pMOS orientés dans la direction <100>. Nous avons vu au paragraphe
III-2.2 (Figure III.26) leur faible sensibilité aux contraintes. Il est donc logique que le nouvel
oxyde ne modifie pas leurs performances, comme l’indique la Figure III.38.
Par contre lorsque les courants de conduction sont dans la direction <110>, nous avons un
léger gain. Ce type de dispositif préférant de la compression dans la direction X (Dans le sens
de la longueur), ce sont donc principalement les effets dans la direction Y (Dans le sens de la
largeur) que nous voyons ici. En effet avec le STI fortement en compression (HDP) nous
avions une dégradation des performances des pMOS avec la diminution de la largeur de grille
(W). Donc la diminution de ce type de contrainte dans les tranchés favorise les dispositifs
(Dans le sens de la largeur).
La Figure III.39 nous montre même qu'à l'aide de l'oxyde SACVD, et en optimisant les
dimensions du transistor : largeur d'active et longueur de source drain, nous arrivons à un
gain avoisinant les 20%. Pour cela nous utilisons une valeur élevé pour LSD ce qui est peu
favorable pour les performances dans le cas du STI de référence, et une valeur faible de W
(transistor très étroit), qui lui se trouve dégradé par la compression en Y pour l'oxyde déposé
par PECVD. Inversement quand nous prenons un transistor large ayant une petite distance
entre la grille et le STI (Favorable pour le pMOS <110> dans le cas d'une isolation en
compression) nous obtenons la même performance (W=1µm; LSD=0.175µm). Nous
concluons que le SACVD est un très bon procédé induisant des contraintes qui permet aux
deux types de transistors d'obtenir des bénéfices.
96
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
-9
Référence
Ioff Log[A/µm]
SACVD
Figure III.39: Courbe de mérite IonIoff de transistors pMOS (<110>,
W=0,15µm, L=45nm et Lsd=2,4µm)
avec deux types d'oxyde pour le STI:
Le procédé de référence, et le dépôt
SACVD.
-10
-11
-200
-250
-300
Ion [µA/µm]
-350
Tous ces résultats accumulés pour les différents dimensions, les différents types de substrat, et
les différents dispositifs sont synthétisés sur la Figure III.40 qui présente le gain en courant
Ion à courant Ioff fixe avec l'utilisation de l'oxyde SACVD pour l'isolation au lieu du procédé
standard.
Cette figure montre clairement les sensibilités de chaque dispositif aux deux principales
dimensions. Par exemple nous voyons très clairement que les pMOS orienté <100> ne sont
pas du tout sensible aux contraintes.
Les transistors nMOS dont la direction est <100> sont, quand à eux, assez sensible dans le
sens de la longueur, et beaucoup moins dans celui de la largeur. Les gains obtenus ici sont
donc principalement dus au fait d'avoir moins de compression dans la direction X, ce qui
permet aux électrons d'augmenter leur mobilité.
Dans le cas <110>, pour les nMOS, c'est un peu la même chose que dans le cas précédent
avec cependant moins de gains, donc moins de sensibilité. Et également une plus grande
importance de la largeur d'active, donc des contraintes dans la direction Y.
Enfin, les dispositifs pMOS dans la direction <110> voient leurs performances augmenter
sous l’effet d’une compression dans le sens de la longueur ou d’une tension dans le sens de la
largeur. Avec l'utilisation du dépôt SACVD c'est une réduction de la compression dans les
deux directions que nous obtenons. Et cela se remarque sur le graphique, et comme nous
avons pu le voir sur la Figure III.39 nous arrivons à obtenir un gain approchant le 20% dans
des transistors à la fois long et étroits.
97
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
<110>
2,4
2,4
0,48
0,48
0,25
0,25
nMOS
1
0,6
0,3
0,175
0,15
1
0,6
0,3
Lsd [µm]
<100>
2,4
0,48
0,48
0,25
0,25
[µ
m
]
Gain en %
15-20
10-15
0,175
0,15
2,4
W
5-10
pMOS
1
0,6
0,3
0,175
0,15
1
W [µm]
0,6
0,3
Lsd [µm]
0-5
0,175
0,15
W [µm]
Figure III.40: Récapitulatif des gains de courant Ion à courant Ioff fixe obtenus avec
l'utilisation de l'oxyde SACVD pour l'isolation par tranché en fonction de la largeur d'active
(En horizontal), de la longueur des source et drain (en vertical), du type du type de dispositif
(en haut nMOS et en bas pMOS) et du type d'orientation du substrat (à gauche <100> et à
droite <110>). La longueur de grille est dans ces cas de 45nm.
III.3 Bilan, évolution et perspective
III.3.1 Synthèse
III.3.1.1 Besoin des différents dispositifs
A travers ce chapitre, nous avons pu voir que chaque dispositif avait des potentialités bien
distinctes pour tirer un bénéfice des contraintes induites par le procédé d’isolation. Certains
des résultats obtenus vont dans le même sens que les coefficients de piezorésistance.
Cependant, et notamment pour les transistors nMOS comprimés dans le sens de la largeur, ces
derniers ne permettent pas de comprendre la réaction des dispositifs. Il reste évident que pour
une très bonne compréhension à partir d'une modification des dimensions nous avons besoin
de simulations mécaniques appropriées. Elles doivent donc prendre en compte tous les effets.
Et malheureusement cela reste très compliqué et très long en temps de calcul. Nous avons
besoin également de calculs de structures de bande adaptés au cas du MOS, c'est-à-dire en
présence de champ électrique.
98
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
La Figure III.41 montre les exigences des quatre types de transistors en termes de contrainte.
Ces résultats sont basés sur les coefficients de piezorésistance et reste en effet très proche de
ce qu'il est souhaitable pour nos circuits.
<100>
nMOS
<110>
LSD
W
L
pMOS
Figure III.41: Représentation schématique de la sensibilité des contraintes dans le plan pour
les quatre types de dispositifs étudiés ici.
De notre point de vue en ce qui concerne les transistors pMOS ce tableau résume clairement
les attentes pour chaque orientation.
Pour les nMOS les deux points qui reste discutable sont la sensibilité dans la direction X, soit
celle de la longueur, ainsi que le type et la sensibilité en largeur, autrement dit dans la
direction Y.
En effet nous avons pu nous rendre compte qu'il existait peut de différence en terme de
sensibilité aux contraintes pour les transistors de type n, et ceci quelque soit leur orientation.
De plus aucune donnée claire ne nous a montré le besoin d'un stress en compression dans le
sens de la largeur pour les dispositifs orientés <100>, et d'un en tension pour ceux orientés
<110>. Le paradoxe est que les effets sur la bande de conduction (électrons) sont en générale
plus simple à comprendre que ceux sur la bande de valence (trous). De plus les coefficients de
piézorésitance sont empirique, c'est-à-dire qu'ils ont été mesurées à l'aide de flexion 4 points
ce qui permet de savoir précisément les valeur de contraintes appliqués et dans quelles
directions. Cependant cela reste un cas d'école, et ils nous est beaucoup plus difficile d'être
certain du type de contrainte que nous obtenons avec tel dimension de transistor et tel procédé
induisant des contraintes (ici le STI).
99
Chapitre III : L'isolation par tranchée et ces conséquences mécaniques et électriques
III.3.1.2 Bilan des travaux accomplis
Dans un premier temps, avec uniquement l'utilisation de substrats orientés dans la direction
<110>, nous avons cherché d’avantage à comprendre les contraintes venant du STI que d’en
tirer bénéfice. En effet comme nous l'avons déjà dit, le procédé STI a été optimisé au départ
en fonction de critères liés à cette fonction d’isolation, et non dans le but d’améliorer les
mobilités Nous avons donc chercher à obtenir une bonne modélisation des effets de
contrainte afin de les prendre en compte au moment du design des circuits.
Avec l'arrivé de l'orientation <100> un nouveau facteur est apparu: l’annulation du gain
apporté par les contraintes du STI sur la mobilité des trous, dans les substrats tournés de 45°.
Cela nous a incité à orienter dès lors nos études sur les contraintes en tension.
Dans un premier temps en essayant de contrôler le matériau actuel, puis en changeant de
diélectrique. Ces différentes étapes nous ont permis d’aboutir à une bonne base de données
vis-à-vis des différents phénomènes de contrainte venant du STI en fonction des dimensions.
Et ceci pour les quatre types de transistors, ce qui nous permet de mieux aborder les nouvelles
technologies avec des stratégies bien réfléchies.
III.3.2 L'avenir
Tout au long de ce chapitre nous avons pu voir l’impact des contraintes du STI. Avec
l'avènement de l'ingénierie du substrat cette technique a pris beaucoup plus de poids. En effet
nous avons alors ajouter un nouveaux paramètre pour modifier la sensibilité des différents
dispositifs vis-à-vis des contraintes.
A court terme le besoin pour les contraintes issu du STI est surtout au niveau du suivie. C'està-dire avoir une très bonne connaissance de la variation de tous les paramètres du transistor en
fonction de ses dimensions et de son architecture. Ceci est la condition sinequanone pour
obtenir des designs les plus correcte possible. En effet les effets de l'isolation sont des
paramètres clé dans l'évolution de la stabilité des dispositifs.
Le but dans l'avenir, à plus longue échéance, serait d'optimiser les contraintes selon le type de
dispositif. Autrement dit sur la même plaque avoir, par exemple, du STI en tension et en
compression. Sans oublier que le but premier reste l'isolation. Cela reste pour l'instant très dur
à réaliser, mais avec des astuces d'intégration cela devrait être possible, avec un surcoût car
cela reste malheureusement inévitable. En d'autre terme nous voudrions pouvoir contrôler au
mieux les contraintes mécaniques de l'isolation.
Reste encore un problème à régler. Celui de la diminution de la distance entre deux actives.
En effet si nous voulons pouvoir utiliser le STI en tant que modulateur de performance il est
nécessaire d'avoir un volume de diélectrique qui soit assez élevé comme nous avons pu le
voir.
100
Chapitre IV : Intégration de films de
nitrure contraints
Dans ce chapitre, nous nous intéressons au procédé induisant des contraintes mécaniques qui
à l'heure actuelle est sans nul doute le plus utilisé dans le monde des technologies CMOS.
Bien que son utilisation à des fins d'augmentation de performance soit récente, il présente
l'énorme avantage d'être très simple d'utilisation car il n'induit aucune nouvelle étape dans le
procédé de fabrication standard et c'est pour cela qu'il s'est très vite retrouvé en production.
Malgré cela il reste un vaste domaine de recherche au point de vue matériaux, compréhension
mécanique et conséquence pour les dispositifs MOS. A travers ce chapitre, nous verrons tout
d'abord comment le dépôt d’une couche de nitrure sur les dispositifs permet de déformer le
silicium du canal de conduction. Nous pourrons alors faire le lien avec la modification des
paramètres des transistors en fonction de la nature de la couche mais aussi du
dimensionnement des dispositifs. Enfin nous verrons quelles sont les perspectives d'une telle
technique sur les futurs nœuds technologiques.
IV.1 Procédé de fabrication
Le dépôt de cette couche de nitrure ne représente qu'une seule étape dans le procédé de
fabrication de dispositifs CMOS (cf. Annexe A). Comprendre son origine et les méthodes de
dépôts nous permettront de mieux cerner l'enjeu de cette technique.
IV.1.1 Historique
Il faut savoir que cette couche de nitrure n'a pas toujours existé et que, à ses débuts, elle
n'avait pas du tout pour but de créer des contraintes mécaniques. C'est à partir de la
technologie 0.25µm que ce film, plus connu sous le nom de couche d'arrêt de gravure contact,
a vu le jour. Dans un souci de commodité nous parlerons de cette couche avec son sigle
anglais CESL pour "Contact Etch Stop Layer". Avant son introduction, il était alors
impossible de placer le contact au bord d'une zone d'active, il y avait une distance limite à
respecter. Cela pour éviter de graver les tranchées d'isolation (STI) lors de la gravure des
contacts à travers le diélectrique (PMD) qui isole le transistor de ces interconnexions. La
couche d'arrêt de gravure contact a été introduite pour augmenter l'intégration en permettant le
contact d'être placer a cheval sur l'active et le STI. Cette couche est réalisée par des dépôts
nitrure par PECVD (Plasma Enhanced Chemivcal Vapor Deposition) en couche mince. La
Figure IV.1 présente alors le problème : dans le cas où il n'y a pas de couche d'arrêt de
gravure, le contact peut finir sa course dans le STI et ainsi créer un court-circuit. Avec le
CESL, le contact est gravé en deux fois,lors de la même étape, avec une bonne sélectivité de
gravure entre le nitrure et l'oxyde.
101
Chapitre IV : Intégration de films de nitrure contraints
PMD
Contact
PMD
CESL
Premier
temps
de la
gravure
PMD
CESL
Sélectivité
Oxyde/Nitrure
STI
S/D
Deuxième
temps de
la gravure
PMD
Contact
CESL
Sélectivité
Nitrure/Oxyde
STI
STI
S/D
S/D
STI
S/D
Court-Circuit
Figure IV.1: Représentation schématique de l'intérêt de la couche d'arrêt de gravure contact
appelé CESL
Ce n'est alors que quelques années plus tard en 2000 que Ito et al ont présenté un avantage
supplémentaire pour cette couche, celui de modifier les performances des transistors selon les
contraintes mécanique engendrées par le film de nitrure [Ito 00]. En effet une couche de
nitrure contrainte juste au dessus des dispositifs va transmettre une contrainte mécanique au
canal de conduction en silicium. D'où une modification de la maille cristalline qui engendre
un changement de la mobilité des porteurs et donc un gain (ou une dégradation) des
performances des transistors.
IV.1.2 Les méthodes de dépôt et leurs conséquences
IV.1.2.1 Les types de dépôt
Comme nous l’avons déjà indiqué, il ne s'agit que d'un dépôt de nitrure de quelques dizaines
de nanomètres sur toute la plaquette, sans photolithographie. Le nitrure, Si3N4, peut se
déposer de différentes façons, avec différents types d'équipements. La plupart sont des dépôts
chimiques en phase vapeur ou CVD (Chemical Vapor Deposition). De tels dépôts
commencent par des nucléations qui grossissent jusqu'à coalescence et forment ainsi une
couche d'un film continu. Voici les principales techniques de dépôt :
-Plasma Enhanced CVD (PECVD) :
Il s'agit d'un dépôt CVD assisté par plasma. Dans ce cas l’énergie de décomposition des
réactifs n’est pas fournie par la température, mais par le plasma. Le plasma est
généralement généré par l’application d’un champ radiofréquence à un gaz à basse
pression, ce qui crée des électrons libres, des ions chargés positivement et négativement
et des espèces excitées. Les réactifs qui arrivent sur le substrat sont déjà décomposés, ou
très actifs ce qui favorise la décomposition sur le substrat. Les avantages de ce type de
dépôt est qu'il peut se faire à basse température (400°C, ce qui n'est pas un budget
thermique élevé pour la fabrication de transistors). De plus ils permettent une vitesse de
dépôt élevée. Par contre l'utilisation d'un plasma peut provoquer des problèmes de
fiabilité pour le produit fini (création de défauts ou de charges dans l'oxyde : "Plasma
Induced Damage" ou PID).
-Low Pressure CVD (LPCVD) :
Ce dépôt CVD se fait à basse pression (0.1-10 torr) et à une température relativement
élevée (300-600°C). Il est réalisé en régime limité par la vitesse de réaction chimique à
la surface du substrat. A basse pression, la diffusion des molécules augmente, ce qui
permet un bon écoulement des réactifs à la surface des substrats, autrement dit un très
bon contrôle de l'épaisseur de nitrure avec peu de dispersion sur la totalité de la plaque.
102
Chapitre IV : Intégration de films de nitrure contraints
De plus, étant déposé à haute température ces nitrures ont une bonne stabilité en
température. L’inconvénient principal du dépôt LPCVD est la faible vitesse de dépôt.
-Atomic Layer Deposition (ALD) :
L’ALD est un procédé de dépôt qui se fait couche atomique par couche atomique. Le
principe consiste à exposer une surface successivement à différents précurseurs
chimiques afin d'obtenir des couches ultra-minces. L'énorme avantage de l'ALD est de
pouvoir faire une monocouche atomique sur une surface texturée présentant un très fort
rapport de forme (des creux et des bosses). La réaction de CVD se déroule directement à
la surface, sur une monocouche issue de gaz précurseurs adsorbés. Ce qui peut
également être un inconvénient du fait de la vitesse de dépôt très lente: pour obtenir
quelques dizaines de nanomètres, cela peut prendre plusieurs heures.
-Rapid Thermal CVD (RTCVD) :
Le dépôt RTCVD est, comme son nom l'indique, rapide et à haute température. Les
avantages ou inconvénients de ce procédé dépendent donc de son utilisation. En effet
une couche haute température peux être intéressante si nous voulons un nitrure stable,
par contre il ne faut pas qu'il suive des étapes qui elles sont très sensibles à la
température. Comme la siliciuration par exemple.
Chaque type de dépôt permet d'obtenir des nitrures ayant des caractéristiques bien précises.
Notamment en ce qui concerne leurs contraintes intrinsèques ou encore leur rapport de forme.
Les plus utilisés en microélectronique sont sans conteste les dépôts PECVD pour leur rapidité
et leur faible budget thermique, et le LPCVD pour leur bonne stabilité à la température.
IV.1.2.2 Caractérisations mécaniques
Le but du CESL étant de modifier la maille cristalline du silicium, le paramètre clé qui va
nous intéresser ici est la contrainte intrinsèque de la couche de nitrure déposé sur les
dispositifs. La méthode la plus utilisée et la plus simple pour caractériser l’état de contrainte
de la couche déposée est la mesure de la courbure du substrat produite par la contrainte
mécanique de la couche. La mesure de la courbure est réalisée en observant la réflexion sur la
surface de la plaque d'un rayon laser. C'est une mesure dérivative, puisque la variation dans le
déplacement du rayon laser réfléchi est proportionnelle aux variations de la pente de la
tangente de la plaque. Cette variation de déplacement est proportionnelle à la variation de
l'angle entre le rayon laser et la surface de la plaque. Il est cependant important de noter que
cette mesure ne peut se faire que sur une plaquette n'ayant pas de motifs, donc ne peut pas se
faire en ligne.
C'est donc à partir de la mesure du rayon de courbure de la plaque que nous pouvons
déterminer le niveau de contrainte uniforme dans la couche mince déposée. Cette couche est
pour cela supposée très fine devant l'épaisseur du substrat. Un équilibre mécanique entre la
couche contrainte et le substrat va s'établir afin de minimiser l'énergie totale du système. Cela
provoque également une déformation dans le substrat comme le montre la Figure IV.2.
103
Chapitre IV : Intégration de films de nitrure contraints
Film déposé
stress en tension =
courbure concave
stress en compression =
courbure convex
Figure IV.2 : Représentation de la déformation du substrat lorsqu'un film déposer exerce
une contrainte mécanique en tension (à gauche) ou en compression (à droite).
La contrainte induite par la formation de la couche mince peut être alors calculée en mesurant
le rayon de courbure de la plaque avant (R0) et après dépôt (R1). La contrainte liée à la
variation ΔR=R0-R1, selon l'expression de Stoney [Stoney 09], s'écrit :
1 E 1 t s2
σ =
6 1−υ R t f
Équation IV.1
où E est le module d'Young, υ le coefficient de Poisson, ts et tf respectivement l'épaisseur du
substrat et celle du film mince. Et sachant que :
1
1
1
=
−
R R1 R0
Équation IV.2
Nous avons utilisé cette méthode pour caractériser tous les films de nitrure contraint que nous
avons étudiés dans ce chapitre. Il nous faut par contre bien rappeler que cela nous permet
d'obtenir une valeur de contrainte biaxiale, mais qui n’est précise qu’en l’absence de
topographies trop prononcée.
IV.2 Impact mécanique des films de nitrure (CESL) sur les
dispositifs
A travers ce sous chapitre nous pourrons comprendre comment la contrainte mécanique
exercée par la couche CESL est transmise au canal de conduction qui se situe sous l'électrode
de grille en poly-silicium. Nous verrons également l'importance des différentes dimensions du
transistor qui joueront sur la déformation finale obtenue.
104
Chapitre IV : Intégration de films de nitrure contraints
IV.2.1 Principe de la transmission de la contrainte mécanique
IV.2.1.1 La simulation mécanique
Afin de comprendre comment cette couche de nitrure permet une déformation du canal de
silicium nous avons dû faire des simulations mécaniques. Ce travail a été fait en étroite
collaboration avec Stéphane Orain, ingénieur de Philips Semicondors Crolles 2 Alliance.
Ces simulations ont été menées à l'aide du logiciel ANSYS. La Figure IV.3 présente une vue
schématique en trois dimensions de la structure simulée qui, grâce aux symétries, a pu être
limitée à un quart d'un transistor. Pour simplifier encore la structure, les tranchées d'isolation,
qui limitent la zone active, sont supposées à parois verticales et remplies d'oxyde de silicium.
L'oxyde de grille, l'électrode de grille en poly-silicium ainsi que les espaceurs en
oxyde/nitrure sont présents. De plus le poly-silicium de grille s'arrête aux bords de la zone
active, alors qu'il déborde normalement sur le STI, ceci encore une fois pour simplifier les
simulations. Enfin la couche CESL simulée au dessus du dispositif a une épaisseur standard
de 40nm, nous n'avons pas pris en compte ici les effets d’anisotropie qui peuvent exister pour
certains types de dépôts. Le siliciure au niveau des zones de source et drain ainsi que sur la
grille n’est pas pris en compte. Il en est de même pour les contacts en tungstène qui forment
alors des trous dans la couche de nitrure. Ces simplifications font que tous les résultats
présentés ici resteront plutôt qualitatifs. Ils permettront néanmoins de comprendre le
mécanisme de transmission des déformations et ainsi arriver à mieux cerner les conséquences
électriques pour les transistors.
Dans des cas plus spécifiques de cette étude, par exemple l'effet des trous de contact, nous
avons modifié la structure simulée afin d'être plus proche de la réalité. Ceci permet dans un
premier temps de comprendre les phénomènes mécaniques, puis dans un deuxième temps de
voir les éléments de l’architecture des transistors qui vont avoir une influence dans la
déformation finale dans le canal.
Couche d'arrêt de
gravure contact :
CESL contraint
Figure IV.3 : Représentation d'un
quart d'un transistor avec sa
couche de nitrure contraint à l'aide
du
logiciel
de
simulation
mécanique ANSYS.
Espaceur
Grille :
Poly-Si
STI
LSD
W/2
L/2
Silicium
Centre
du canal
Z
Y
X
Ces simulations ont en outre été faites en supposant un comportement purement élastique et
linéaire des matériaux. Nous avons supposé que seule la couche de nitrure était soumise à une
contrainte intrinsèque. La linéarité permet de limiter l'étude à un seul type de contrainte, en
tension par exemple (Figure IV.4).
105
Chapitre IV : Intégration de films de nitrure contraints
0,003
Déformation du silicium
0,002
0,001
Tension
0
-400
-200
0
Compression
200
400
Figure
IV.4:
Représentation
du
comportement élastique linéaire du silicium.
-0,001
-0,002
-0,003
Contrainte dans le silicium [MPa]
La Table IV.1 présente les paramètres intrinsèques des différents matériaux qui ont été
utilisés pour les calculs.
Module d'Young E [GPa]
Coefficient de Poisson
Silicium Si
Oxyde SiO2
130
66
0,28
0,17
Coefficeint de dilatation
-6
-1
thermique [10 °C ]
3
0,5
Nitrure Si3N4
Poly -Si
290
180
0,28
0,27
2,8
4,5
Table IV.1 : Valeur de propriétés mécaniques utilisées dans le cadre de la simulation
[Brantley 73]
Enfin nous avons considéré que la contrainte à l'intérieur de la couche de nitrure était biaxiale.
Plus précisément, le sens de cette contrainte suit les variations de topographie dues à la grille
du transistor. Nous avons représenté sur la Figure IV.5 le maillage utilisé pour les calculs
ainsi que le sens des contraintes.
Figure IV.5 : Représentation
schématique de l'application d’une
contrainte biaxiale dans la couche
d'arrêt de gravure contact.
IV.2.1.2 Effet direct du film dans le plan du canal
Regardons maintenant ce qu'il se passe au niveau du canal de conduction. Dans un premier
temps nous nous intéressons à un cas où la longueur de grille est importante (1µm), sans
oublier que seul un quart du canal est simulé (Figure IV.6).
106
Chapitre IV : Intégration de films de nitrure contraints
Figure IV.6: Représentation des contraintes dans
le canal de conduction avec la zone étudié qui
correspond à un quart de la surface.
La Figure IV.7 représente la contrainte dans le canal dans la direction X et Y. Rappelons que
la direction X est celle du courant, et la direction Y étant celle perpendiculaire à ce même
courant.
Figure IV.7 : Contrainte dans le plan du canal de conduction (1/4 représenté ici: W=1µm,
L=1µm) à gauche dans la direction X (sens du courant) et à droite dans la direction Y
(perpendiculaire au courant).
Nous observons un effet de bord important: La couche de CESL en tension provoque une
contrainte en tension sur le bords du canal, localisée du côté des source et drain dans la
direction X et du côté du STI dans la direction Y. Le centre du canal est quant à lui en légère
compression. Il y a donc apparition de deux zones bien distinctes: le bord en tension et le
centre en légère compression, ce que nous avons représenté sur la Figure IV.8 où nous
considérons les contraintes dans le plan.
107
Chapitre IV : Intégration de films de nitrure contraints
STI
Tension
drain
Largeur du canal
source
Compression
Figure IV.8 : Schéma
représentant le type de
contrainte dans le plan d'un
canal de conduction d'un
transistor large et long.
Longeur de canal
Essayons maintenant de comprendre le mécanisme de transmission de la contrainte du CESL
qui a permis d'obtenir cet effet de bord. Pour cela nous allons devoir distinguer trois zones du
CESL. Tout d'abord le nitrure qui se situe au sommet de la grille sera la zone "CESL du haut".
La partie sur les espaceurs, sur les flancs de la grille, sera la zone "CESL latéral". Enfin la
couche qui recouvre le source et drain sera le "CESL du bas". Ces différentes zones sont
représentées sur la Figure IV.9. Nous avons alors simulé les effets de chacune de ces trois
zone, en gardant à chaque fois les même conditions.
CESL
latéral
CESL du
haut
CESL
du bas
Figure IV.9 : Schéma représentatif des trois
différentes parties de la couche d'arrêt
gravure contact : Celle du haut, celle latéral
et celle du bas.
Chacune de ces trois parties va transmettre ses contraintes directement au canal du dispositif.
Mais nous verrons par la suite qu'il y a également des transmissions indirectes. Si nous
considérons que le film est en tension, la couche "du bas" vient tirer sur les zones de source et
de drain, ce qui va engendrer une compression du silicium à l’aplomb de cette couche, donc
au contraire une extension à la périphérie, donc en particulier sous les espaceurs, et créer ainsi
un effet de bord. Celle "du haut", va transmettre ses contraintes tout au long de la grille ce qui
va générer une contrainte en compression dans le plan au centre du canal. Tandis que la
couche "CESL latérale", agit peu dans le plan (direction X et Y) du canal. Nous verrons
cependant que son influence est déterminante pour les contraintes perpendiculaires au plan,
autrement dit pour celles dans la direction verticale. Les déformations dans le plan du canal de
conduction sont donc dues à la partie de la couche CESL qui tire sur les sources et drain, ainsi
108
Chapitre IV : Intégration de films de nitrure contraints
qu'à la partie du dessus qui, via la grille, vient induire une contrainte en compression dans le
centre du canal (Figure IV.10).
Figure IV.10 : Représentation des effets de la partie "du bas" (à gauche) et de la partie "du
haut" (à droite) du film de nitrure contraint sur le canal du transistor.
IV.2.1.3 Effet du film perpendiculairement au canal
Le deuxième effet de la couche d'arrêt de gravure contact contrainte est dans la direction
perpendiculaire au plan du canal de conduction. La Figure IV.11 présente la contrainte dans
le silicium sous l'électrode de grille dans la direction Z dans le cas d'un CESL en tension.
Figure IV.11 : Contrainte dans le
canal de conduction (1/4 représenté
ici W=1µm, L=1µm) dans la
direction
Z,
autrement
dit
perpendiculaire au plan de ce canal.
Dans le cas d'un film en tension au dessus des transistors le canal est alors en compression
perpendiculairement à celui-ci. Tout comme pour les directions X et Y nous allons pouvoir
expliquer facilement comment cette contrainte a été transmis, en considérant à nouveau la
décomposition de la couche CESL en trois parties (Figure IV.9). Tout d'abord la transmission
que nous appellerons directe, celle de la partie latérale du CESL (Figure IV.12). En effet cette
zone de la couche va tirer, toujours dans le cas où le film est en tension, verticalement sur la
grille qui va alors appuyer sur le canal. D'où une contrainte en compression, plutôt localisée à
proximité des espaceurs.
A cause de l’élasticité du silicium, la contrainte dans la direction Z se traduit par une
déformation du canal dans les trois directions, d’où en particulier un effet indirect dans le plan
du canal de conduction, qui s’ajoutera aux effets directs décrits dans la section précédente.
109
Chapitre IV : Intégration de films de nitrure contraints
Figure IV.12 : Représentation schématique
des effets de la partie "latérale" du film de
nitrure contraint sur le canal du transistor.
La partie latérale n'est pas la seule zone qui soumet cette contrainte en Z, les deux autres y
participe également. Cependant nous ne pouvons expliquer toutes les contraintes verticales
avec seulement les effets direct de la couche (Contraintes transmisses directement par
chacune des sous couches), notamment pour les petit dispositif comme nous allons le voir
dans le sous chapitre suivant.
IV.2.2 Etude du dimensionnement des dispositifs
Nous venons de voir l'effet mécanique de transmission de la contrainte de la couche de nitrure
au canal de conduction, là où il est intéressant de moduler la mobilité des porteurs. Cette
analyse a été faite jusqu’ici pour un long dispositif afin de bien comprendre le processus.
Maintenant nous allons nous pencher sur la réduction des dimensions, notamment la longueur
de grille qui est le paramètre prépondérant de toute technologie CMOS.
IV.2.2.1 Réduction de la longueur et de la largeur de grille
Pour bien comprendre quels sont les effets qui vont prédominer dans le cas de transistor à
canal très court (sous les 100nm) nous allons partir des résultats obtenus dans le cas du
transistor à canal long. Comme nous l'avons vu, il y a tout d'abord un effet de bord dans le
plan du canal de conduction. Cette zone du périmètre est du même type de stress que la
couche de CESL: un nitrure en tension va créer une zone de bord de canal en tension. Le
centre du canal sera quant à lui légèrement en compression se qui nous donnera une contrainte
dans le plan moyenne sur tout le canal quasi nul. Si nous gardons un dispositif large (W reste
constant) et que nous diminuons sa longueur (L diminue), la Figure IV.13 nous présent alors
les conséquences.
Tout d'abord pour les contraintes dans le plan du canal et perpendiculaire à la conduction,
donc dans la direction Y (deuxième ligne de la figure). La diminution de la longueur de grille
affecte peu les résultats dans cette direction. En effet nous gardons la même topographie avec
un effet de stress en tension sur le bord du canal coté STI avec en son centre un stress
légèrement en compression.
110
Chapitre IV : Intégration de films de nitrure contraints
Figure IV.13 : Représentation de la carte des contraintes dans le trois différentes directions
lorsque la longueur de grille est diminuée.
Intéressons nous maintenant à la direction qui va subir le plus de changement, c'est-à-dire
celle du courant, notée X. Comme dans la direction Y nous avons également un effet de bord
en tension, du coté des source et drain. Si bien que, lorsque la longueur de grille est réduite,
cette zone de tension crée par le CESL "du bas" est conservée. De ce fait, la dimension de la
partie qui est légèrement en compression au centre du canal va se trouver diminuée, et c'est
une augmentation de la contrainte moyenne dans la direction X que nous allons observer.
Ainsi pour les canaux les plus courts nous aurons une forte contrainte en tension dans la
direction du courant (En compression si le CESL a une contrainte intrinsèque en
compression).
Pour la direction Z il n'y a pas d'effet de bord mais nous pouvons observer une augmentation
du niveau de contrainte avec la diminution de L. Comme nous pouvons le voir sur la Figure
IV.14 nous ne pouvons expliquer cela juste avec les effets directs de chaque partie de la
couche de nitrure contrainte: La somme des trois parties du CESL ne correspond pas avec les
résultats d'un couche entière. Plus de la moitié de l'amplitude de compression en vertical est
due à une transmission indirecte du stress du CESL de la partie latérale et surtout de la partie
"du haut". En effet le nitrure au dessus de la grille va tirer sur les autres parties et induire ainsi
une compression sur le canal de conduction à travers la grille.
111
Chapitre IV : Intégration de films de nitrure contraints
Contrainte moyenne en Z [MPa]
0
-50
CESL
Haut
Latérale
-100
Différence [MPa]
Bas
-150
-200
120
80
40
0
0
-250
0
0,4
0,8
L [µm]
0,4
0,8
Longueur de grille L [µm]
1,2
Figure IV.14: Contrainte moyenne dans le
canal de conduction (W=1µm) en silicium en
fonction de la longueur de grille avec
l'utilisation d'un CESL en tension, ou
seulement sa partie "du haut", "latérale" ou
"du bas". En insertion différence de
contrainte entre le CESL et la somme de
chacune de ces différentes parties.
(Simulation ANSYS).
1,2
La Figure IV.15 nous permet de résumer ces deux principaux phénomènes: l'augmentation de
la contrainte dans les directions X et Z lorsque nous avons des dispositifs ayant une longueur
de grille plus petite avec une largeur constante. Quant à la contrainte mécanique dans la
direction Y nous pouvons voir qu'elle n'évolue pas lors de la diminution de L et reste faible.
Maintenant, si c'est la largeur du transistor qui diminue, alors nous allons avoir le même
phénomène d'effet de bord mais cette fois ci avec la contrainte en Y. De la même façon, dans
la direction Z nous aurons une augmentation du niveau de compression avec la diminution de
W.
Finalement, nous pouvons synthétiser ces résultats en comparant un transistor long et large
avec un transistor ayant une petite surface de grille, les deux ayant un film de nitrure en
tension:
-Cas du transistor long et large:
Le canal de conduction présente alors dans le plan une zone périphérique en tension
avec en son centre une zone en compression. D'où une contrainte moyenne très faible
dans le plan. Par contre, dans la direction perpendiculaire, le canal est entièrement en
compression.
-Cas de dispositif à canal court:
Le canal de conduction est alors entièrement en tension dans le plan (nous pourrons
alors considérer une contrainte quasiment biaxiale) et fortement en compression dans la
direction verticale.
112
Chapitre IV : Intégration de films de nitrure contraints
300
Contrainte moyenne dans le canal [MPa]
Y
Sxx
200
X
Z
100
0
0
Syy
0,4
0,8
1,2
-100
-200
-300
Figure IV.15 : Contrainte moyenne dans
le canal de conduction dans les 3
directions principales en fonction de la
longueur de grille du transistor pour une
largeur de grille =1µm. (simulation
ANSYS).
Szz
Longueur de grille [µm]
IV.2.2.2 Autres paramètres de l'architecture
Nous avons pu voir l'importance des deux dimensions principales, L et W, dans la
transmission du stress de la couche d'arrêt de gravure contact. Cependant un transistor, et
encore plus un circuit, ne se résument pas à ces deux dimensions. C'est pour cela qu'il est
nécessaire de se pencher sur les autres paramètres capables de moduler cet effet de
transmission. Dans ce sous chapitre nous allons donc présenter succinctement ces derniers.
Comme nous le montre la Figure IV.16 il y a de nombreux paramètres de l'architecture à
prendre en compte si nous voulons avoir des simulations mécaniques aussi proches de la
réalité que possible. D'une génération à une autre toutes ces dimensions vont être diminuées.
Ce qui va se traduire au point de vue mécanique par une modification du niveau de contrainte
dans le canal.
113
Chapitre IV : Intégration de films de nitrure contraints
Nombre de
contacts
Distance
Poly-Co : LPC
Largeur de
l'espaceur: WSP
Forme de l'espaceur:
D ou L
Hauteur de
Poly
Distance Poly-STI : LS/D
Distance Poly-Poly : LPP
STI
Figure IV.16 : Schéma représentant les différents paramètres pouvant modifier l'effet de la
couche de nitrure contraint sur le canal du transistor.
-La hauteur de grille:
Avec des matériaux de grille moins épais, les contraintes dans les trois directions, mais
surtout dans le plan, qui vont être affectées, dans le sens d’une diminution. D'après les
simulations la sensibilité à la hauteur de la grille reste inférieure qu à la sensibilité aux
variations de W et de L. De plus la hauteur de grille est une dimension quasiment
imposée pour une technologie donnée, ce paramètre n’est donc pas très pertinent pour
tenter d’améliorer les performances des transistors
-La distance entre deux grilles:
La distance entre deux grilles de transistors, notée ici LPP, est au contraire un paramètre
très important car elle peut s’avérer comme un facteur très limitant dans la recherche
d’une amélioration des performances par les couches CESL: Pour la technologie 65nm
on a évalué à plus de 20% la diminution de la tension dans la direction X dans le cas le
plus dense par rapport au cas isolé, et -6% dans la direction Z. La loi de Moore prédit
une augmentation de la densité, ce qui signifie une augmentation du nombre de grilles
sur la même distance. Lorsque LPP diminue, les niveaux de contraintes diminuent
fortement comme nous le montre la Figure IV.17. Nous arrivons donc, pour la
technologie 45nm où la distance entre deux grilles risque d’être fixée quelque soit le
circuit, à une réduction de -25% dans la direction X et -10% dans le sens vertical, par
rapport à un cas de grille isolé.
114
275
-275
250
-250
225
200
175
275
-250
255
-240
235
-230
215
-220
195
-210
175
-225
-200
-175
Contrainte dans la direction Z [MPa]
Contrainte dans la direction X [MPa]
Chapitre IV : Intégration de films de nitrure contraints
Figure IV.17 : niveau moyen de
contrainte dans le canal de conduction
dans le direction X et Z en fonction de
la distance entre 2 grilles LPP.
-200
0,1
1
150
-150
0
2
4
6
8
10
Longueur entre 2 Poly Lpp [µm]
-La distance entre la grille et le STI:
Cette dimension semble avoir peu de conséquence sur la transmission du stress du fait
qu'elle n'introduit pas de discontinuité de la couche de nitrure. Cependant comme nous
avons pu le voir (Cf. Chapitre III) cette dimension est très importante pour les
contraintes venant de l'isolation par tranchée. Nous pourrons donc voir que nous avons
obtenu des interactions entre ces deux procédés induisant du stress mécanique.
-Les contacts:
Nous pouvons considérer les contacts comme des trous faits dans la couche de nitrure
mécaniquement contrainte. Il va donc y avoir un relâchement local de la contrainte qui
sera plus ou moins important selon la taille du contact, sa position et son nombre sur le
dispositif. La Figure IV.18 montre la perte mécanique subie en fonction du nombre de
trous de contact:
Nous remarquons une franche modification dès que nous plaçons un trous de contact
due aux effets indirects. Par contre selon les simulations la distance entre le contact et la
grille ne modifie que peu ces résultats.
250
Contrainte [Mpa]
200
150
Sxx
100
50
0
-50 0
-100
-150
-200
-250
Syy
1
2
3
4
5
Szz
Nombre de trous de contact
115
Figure IV.18 : Contrainte moyenne dans
le canal de conduction dans les trois
directions (L=45nm, W=1µm) en fonction
du nombre de trous de contact.
(Simulation ANSYS).
Chapitre IV : Intégration de films de nitrure contraints
-Les espaceurs:
Ils ont pour but un bon contrôle des implantations de source et drain. Cependant leurs
formes, leurs dimensions et en particulier leur largeur, vont être très importantes dans le
mécanisme de transmission de la contrainte du CESL. La forme en D ou en L va
modifier le stress mécanique dans le canal et ceci dans les trois directions comme le
présente la Figure IV.19. Il reste cependant assez difficile de simuler l'effet de la forme
des espaceurs de façon prédictive car ceux-ci ont des formes très variables que les
simulateurs de procédés ne reproduisent pas toujours avec une bonne précision.
Contrainte moyenne [MPa]
300
Forme en D
200
Forme en L
100
0
X
Y
Z
Figure IV.19 : Comparaison des contraintes
moyennes dans le canal de conduction dans
les trois principales direction avec des
espaceurs en forme de D ou de L; W=1µm et
L=45nm. (simulations ANSYS)
-100
-200
-300
-Le débordement de la grille sur le STI:
Dans un souci de simplicité, dans les simulations présentées jusqu’ici, nous avons
considéré que la grille s'arrêtait aux bords de la zone active. En réalité pour les
structures de test, ce n'est pas le cas, et encore moins dans les circuits. Nous avons donc
simulé l'impact du débordement de la grille sur les résultats mécaniques. La Figure
IV.20 montre les valeurs de contraintes en fonction de la largeur d'active avec différents
débordements du poly-silicium. Dans le cas où la largeur de grille est bien plus large
que l'active, il y a une réduction de la sensibilité en fonction de W, notamment dans les
direction X et Y, autrement dit dans le plan. La largeur d'active va donc perdre du poids
face à la longueur de grille pour la modulation des effets des couches de nitrure
contraint.
116
Chapitre IV : Intégration de films de nitrure contraints
150
Sxx
Contrainte [MPa]
100
Débordement de la
grille sur le STI: WP
50
Syy
0
-50
Wp=10nm
Wp=200nm
-100
Figure IV.20: Représentation des
contraintes dans le canal de silicium dans
les trois directions, générées par une
couche CESL, en fonction de la largeur
de grille (L=45nm) et ceci pour deux cas:
Avec un léger et un large débordement de
la grille en poly-silicium sur le STI.
Simulation ANSYS.
Szz
-150
0
200
400
600
800
Largeur d'active W [nm]
1000
IV.3 Impacts sur les performances des transistors MOS
Nous venons d’analyser les contraintes mécaniques générées au niveau du canal par les films
de nitrure contraint déposés au dessus des transistors. Intéressons nous maintenant à leurs
conséquences sur le fonctionnement électrique de ces dispositifs.
IV.3.1 La contrainte intrinsèque de la couche de nitrure
IV.3.1.1 La longueur de grille: De la simulation mécanique à la mobilité des
porteurs
Les paragraphes précédents nous ont permis de mettre en évidence la variation des contraintes
dans le canal de conduction en fonction de la longueur de grille. Or Dans le chapitre I.3 nous
avons pu voir la déformation des structures de bandes du silicium sous contrainte. Dans ce
paragraphe, nous allons faire le lien ente les deux, en étudiant la modulation de la mobilité des
porteurs, électrons pour le nMOS et trous pour le pMOS, sous l’effet des couches CESL en
tension ou en compression.
Dans le cas d'un transistor long recouvert d’une couche CESL en tension, le canal de
conduction sera alors en compression dans le sens vertical. Avec la réduction de L il y a
apparition d'un stress en tension dans le sens du courant accompagné d'une augmentation de la
compression en Z. La Figure IV.21 présente les variations de population électronique pour un
petit transistor ayant une couche de nitrure en tension.
117
Chapitre IV : Intégration de films de nitrure contraints
<110>
Figure IV.21 : Ellipsoïde de
masse des électrons d'un
dispositif submicronique ayant
une couche de nitrure en
tension extrait à l'aide du
logiciel MASTAR [Skotnicki
02]: Les vallées n'ont plus la
même proportions d'électrons.
Nous remarquons donc une augmentation de la population dans les vallées Δ2 au détriment
des vallées Δ4 (En l’absence de contrainte, les vallées possèdent la même densité d'électrons
en régime de bandes plates). Comme nous l'avons vu dans le chapitre I.3.1.2 la masse
effective transversale est la plus faible (cas des vallées Δ2 dans le cas où la direction du
courant est <110>) ce qui signifie qu'en ayant plus d'électron possédant une masse effective
faible la mobilité moyenne sera amplifiée. En d'autres termes, une couche de nitrure en
tension sur les transistors nMOS accroîtra ses performances. Et cela d'autant plus que sa
longueur sera faible du fait de l'augmentation au sein du canal des contraintes bénéfiques pour
la mobilité des électrons (en tension dans le plan et en compression verticalement)
Les simulations mécaniques ont été faites avec un CESL en tension, en supposant
comportement élastique pour tous les matériaux. Cela signifie que si nous faisions les mêmes
simulations avec une couche en compression nous obtiendrons des résultats exactement
opposés: un canal pour le petit transistor en compression au lieu d'être en tension. Comme
nous le montre la Figure I.22 nous avons une symétrie dans la dégénérescence des vallées par
rapport au type de contrainte. Donc en suivant le même cheminement un film en compression
dégradera les performance du nMOS.
Intéressons nous maintenant aux résultats électriques. L'extraction de mobilité n'a pu être faite
sur les plus petits dispositifs qui sont ceux pour lesquels CESL fonctionne le mieux. En effet
pour ce type d'extraction nous avons besoin de tracer des caractéristique C(V). Or, pour
celles-ci, nous avons besoin de transistor ayant sur surface d'oxyde assez grande, en d'autre
terme grande dimension de longueur et de largeur de grille. D’où peu de modification de
mobilité due au CESL dans cette configuration.
118
Chapitre IV : Intégration de films de nitrure contraints
Tout d'abord si nous reprenons l'Équation I.8 nous pouvons définir le paramètre β:
β=
W
C OX μ
L
Équation IV.3
Ce paramètre β peut être calculé à partir de mesures électriques (basé les équations des
transistors et sur une mesures de 3 points sur une courbe ID(VG) pour un transistor). Nous
avons donc extrait β pour différent transistors nMOS ayant soit un film nitrure de référence
sans stress, soit une couche en tension à 750MPa ou soit un CESL en compression à 750MPa. Nous avons gardé les mêmes épaisseurs de 30nm dans chacun des cas. La Figure
IV.22 présente les variations obtenues par rapport à la référence en fonction de la longueur de
grille.
15
Film en tension
Variation de Beta [%]
10
5
0
0,01
0,1
1
10
-5
-10
-15
Figure IV.22 : Variation pour un
transistor de type nMOS (W=10µm,
TOX=12A) de β en utilisant une couche
de nitrure en tension ou en
compression en fonction de la longueur
de grille.
Film en compression
W=10µm
Longueur de grille [µm]
Nous retrouvons très bien sur la Figure IV.22 une variation négligeable de la mobilité dans le
cas d'un long dispositif; puis avec la diminution de L, un gain dans le cas du CESL en tension
et une dégradation avec celui en compression. Ces variations de β, et donc de la mobilité,
s'accroissent avec la réduction de la longueur pour les canaux de longueur supérieure à
100nm: les contraintes mécaniques dans le canal de conduction sont plus fortes. Par contre
l’effet des contraintes passe par un maximum pour des longueurs autour de 100-200nm, avant
de chuter pour des longueurs plus faibles. Deux phénomènes peuvent expliquer cette chute:
-Le rapport de peuplement des vallées Δ2 et Δ4 est un paramètre déterminant pour la
mobilité. Dans une couche d’inversion, les porteurs occupent plus massivement les
vallées Δ2 qui sont les plus favorables pour le transport. Lorsque les effets canaux courts
sont très prononcés, et en prenant comme tension de référence, la tension V0 qui donne
un Ioff fixé, nous observons que l’inversion dans le canal à VG=V0+Vnominal est moins
marquée dans une canal court que dans un canal long. Ainsi le rapport Δ2/Δ4 est plus
faible dans un canal court, à même VG-V0. (Par conséquent les contraintes, qui ont
119
Chapitre IV : Intégration de films de nitrure contraints
tendance à augmenter ce rapport Δ2/Δ4, ont un effet sur le courant moins important dans
les canaux ultra-courts (Figure IV.23).
stress vs. no stress
Current increase (%)
25
20
15
Gain @ Vg(Ioff=1E-17)+1V Bulk
Gain @ Vg(Ioff=1E-17)+1V SON-Tsi=8nm
10
0
50
100
Lg (nm)
150
200
Figure IV.23: Estimation du gain en
courant
dû
à
une
contrainte
longitudinale en tension, pour deux
architectures bulk et FD-SOI. Le
courant est estimé à partir d’une
simulation quantique de la répartition
des porteurs dans le canal entre les
vallées Δ2 et Δ4, La chute du gain est
une conséquence des effets canaux
courts, moins prononcés dans le SOI sur
film mince.
-Avec la levée de dégénérescence il y a moins d'interactions inter-vallées et les
fréquences deviennent minimales, d'où saturation du temps de libre parcours moyen des
porteurs.
Quand nous regardons le comportement du gain en courant Ion à l'aide du film en tension
(Figure IV.24) nous avons bien le même comportement avec cette chute de gain. Lorsque la
longueur de grille diminue le gain en courant est de moins en moins dû à la mobilité, et de
plus en plus dépendant de la vitesse de saturation [Payet 05]. Pour arriver à ce résultat il
simule l'effet du CESL par deux poches de contraintes situé de part et d'autre du canal. En
appliquant en coefficient K à la mobilité pour représenter l'augmentation de mobilité, nous
pouvons alors remonter à une expression en fonction de la mobilité et de la longueur de grille.
Gain en courant Ion [%]
12
W=10µm
10
8
Figure IV.24 : Gain en courant des
dispositifs nMOS (W=10µm) dû à un film en
tension (750MPa; 30nm) en fonction de sa
longueur de grille.
6
4
2
0
0,01
0,1
1
Longueur de grille [µm]
10
Qu’en est il pour les transistors de type pMOS? Au niveau mécanique tout d'abord il n'y aura
aucune différence notable: Une couche en tension sur de petits dispositifs aura toujours pour
conséquences un canal en tension dans le plan et en compression dans la direction
perpendiculaire.
Le comportement électrique des transistors pMOS est beaucoup plus compliqué du point de
vue théorique. En effet la bande de valence se déforme beaucoup plus sous la contrainte
120
Chapitre IV : Intégration de films de nitrure contraints
comme le montre la Figure IV.25. Cela a pour conséquence de modifier la densité d'états de
chaque bande (HH, LH et SOP) mais aussi de modifier leurs masses effectives associées. De
ce fait, il est difficile de prédire le gain ou la dégradation de la mobilité moyenne des trous en
se basant sur les contraintes de simulation mécanique qui, pour nous, sont plus qualitatives
que quantitatives.
1000MPa
Direction Z
0MPa
-1000MPa
Direction Z
-1000MPa
Direction X
Trous
Lourds
HH
Trous
Légers
LH
Figure IV.25 : Représentation à l'aide du logiciel MASTAR des isoénergies de la bande de
Trous Lourds et ceux de la bande des Trous Légers en appliquant différentes contraintes
uniaxiales sur un dispositif orienté <110>.[Skotnicki 02], [Bir 74], [Luttinger 56] et
[Richard 05].
En pratique cela se confirme. Même si la variation du courant en fonction de la longueur de
grille est presque exactement opposée à celle du nMOS nous pouvons remarquer une grande
différence de comportement dans les canaux ultra-courts : il n’y a pas symétrie entre une
couche de nitrure en tension et une en compression, ce qui confirme la complexité de la
modification de la mobilité des trous sous l’effet des contraintes (Figure IV.26).
Variation du Ion d'un pMOS [%]
25
W=10µm
20
15
Film en Compression
Figure IV.26 : Gain en courant des
dispositifs pMOS (W=10µm) dû à des
film en tension (750MPa; 30nm) ou en
compression (-750MPa; 30nm) en
fonction de sa longueur de grille.
10
5
0
0,01
-5
-10
-15
0,1
1
10
Film en Tension
Longueur de grille [µm]
121
Chapitre IV : Intégration de films de nitrure contraints
Nous pouvons tout de même conclure que dans le cas d'un dispositif pMOS orienté dans la
direction <110> un CESL en compression permettra d'augmenter les performances du
transistor submicronique tandis que une couche en tension le dégradera.
IV.3.1.2 Effet généraux sur le transistor nMOS
Le chapitre précédent nous à permis de décrire simplement ce que nous attendons d'un film de
nitrure contraint: L'augmentation des performances. Le mécanisme de transmission du CESL
au canal de conduction ainsi que ces conséquences directs sur les courants Ion ont été
décrites. Un transistor MOS est caractérisé électriquement à travers plusieurs paramètres
électrique tel que la tension de seuil, les courants de fonctionnement (ON), de fuite (OFF) ou
encore linéaire (à faible tension VD). Pour Ion nous avons pu voir que c'est à travers la
variation de mobilité induite par les contraintes mécaniques que nous avons obtenus une
augmentation de courant. Penchons nous sur la Figure IV.27 qui présente la tension de seuil
d'un dispositif nMOS en fonction de la longueur de grille dans le cas standard, sans contrainte
dans le CESL, et avec une couche de nitrure en tension.
0,6
Référence
Film en tension
0,5
0,45
0,4
0,35
10
Variation de Vth [mV]
Tension de seuil Vth [V]
0,55
0
0,01
-10
0,1
1
10
-20
-30
0,3
0,25
0,01
-40
Figure IV.27 : Tension de seuil Vth de
transistor
nMOS
(W=10µm,
Technologie
65nm,
basse
consommation) en fonction de la
longueur de grille L pour deux types de
CESL: sans et avec contraintes
mécaniques. Le graphique inséré est le
calcul de la variation de Vth.
L [µm]
0,1
1
Longueur de grille [µm]
10
Pour les transistors à canal long (plus de 0.5µm) la tension de seuil est insensible à la
contrainte. Par contre, pour les canaux courts, nous avons une réduction de la tension de seuil
dans le cas contraint. Cela s'explique par la modification de la position relative des bandes de
conduction Δ2. Reprenons l'Équation I.1 qui définit la tension de seuil à l'aide du potentiel de
Fermi et décris le potentiel de surface à la tension de seuil tel que :
φ s = 2φ f
Équation IV.4
Avec l'introduction d'une contrainte nous avons alors :
φ s = φ Si + ΔE c ,Δ 2
Équation IV.5
122
Chapitre IV : Intégration de films de nitrure contraints
D'où une nouvelle expression de la tension de seuil prenant en compte la contrainte
mécanique:
Vth = V FB + 2Φ F + K B 2Φ F − VB − ΔE c ,Δ 2
Équation IV.6
Plus nous aurons une contrainte mécanique forte qui induira une modification de la position
relative des bandes de conduction, plus nous obtiendrons une tension de seuil faible pour nos
dispositifs.
Il est à souligner ici que, pour un même niveau de contrainte, les simulations n’ont pas révélé
de dépendance de Vth en fonction de la longueur. Les variations de Vth observés ici sont donc
directement reliées aux niveaux des contraintes.
Afin de résumer, une contrainte mécanique va modifier le paramètre de transition de
fonctionnement du transistor. Cela a pour conséquence directe de modifier, lorsque nous
travaillons à une tension VDD d'alimentation fixe, les courants Ion et Ioff. Il est donc
nécessaire, afin de bien se rendre compte d'une augmentation de performance pour une
technologie CMOS, de se projeter dans un espace Ioff-Ion. En effet une augmentation de Ion
pour une longueur de grille donnée peut être simplement dû à une modification du Vth qui
entraînera également une augmentation du courant de fuite Ioff. La Figure IV.28 nous montre
donc les courbes de mérite de transistors et nMOS avec les trois types de CESL déjà présentés
(Sans stress, en tension et en compression).
Log Ioff [A/µm]
-6
W=10µm; L=65nm
-7
Figure IV.28 : Représentation du courant
Ioff en fonction du courant Ion pour des
transistors nMOS d'une taille nominale
(Technologie 65nm) et ayant un film non
contraint (Rouge), un film en compression
(Vert) ou un film en tension (Bleu).
-8
Film en Compression
Référence
Film en Tension
-9
400
500
600
Ion [µA/µm]
700
Nous rappelons que les figures de mérite montrent que le gain que nous obtenons est bien
"réel" : il ne se réduit pas à un effet de tension de seuil qui aurait pour inconvénient
d’augmenter à la fois le courant passant et le courant de fuite. Nous pouvons encore une fois
remarquer la symétrie entre les deux types de films qui est due d'une part à une symétrie
mécanique et d'autre part à une symétrie de la déformation de la bande de conduction.
123
Chapitre IV : Intégration de films de nitrure contraints
IV.3.1.3 Effets généraux sur le transistor pMOS
Pour les transistors pMOS les effets sont similaires, mais dans le sens opposé. La tension de
seuil elle aussi sera modifiée de la façon suivante:
ΔVth = ΔE v
Considérons également les courbes de mérite des pMOS ayant des couches de nitrure
contraintes (Figure IV.29). Nous avons bien une dégradation des performances en utilisant
une couche en tension et un gain à l'aide d'une couche en compression.
Log Ioff [A/µm]
-8
W=10µm; L=65nm
-9
Figure IV.29 : Représentation du courant
Ioff en fonction du courant Ion pour des
transistors pMOS d'une taille nominale
(Technologie 65nm) et ayant un film non
contraint (Rouge), un film en compression
(Vert) ou un film en tension (Bleu).
-10
Film en Compression
Référence
Film en Tension
-11
-250
-200
-150
Ion [µA/µm]
-100
IV.3.2 Levier d'augmentation du gain du CESL
Dans le sous-chapitre précédent, l'importance du type de contrainte a été mise en évidence
pour obtenir une augmentation ou une diminution des performances des dispositifs CMOS. Le
but ultime étant d'avoir un transistor le plus rapide possible, nous allons donc voir les leviers
d'optimisation du gain.
IV.3.2.1 L'épaisseur de la couche de nitrure
Afin d'obtenir des porteurs (électrons ou trous) ayant une plus grande mobilité il nous faut
plus de contrainte mécanique dans le canal de conduction. Il est aisé de s'imaginer qu'à l'aide
d'une couche de nitrure contrainte plus épaisse il y aura plus de stress transmis. C'est ce que
nous montre également la Figure IV.30 où nous comparons le gain apporté par une couche de
nitrure contraint de 30nm et la même avec une épaisseur de 50nm.
124
Chapitre IV : Intégration de films de nitrure contraints
-6
nMOS: W=10µm; L=65nm
-6,5
Log Ioff [A/µm]
+5%
-7
Figure IV.30 : Courbe Ion-Ioff pour des
dispositifs nMOS (W=10µm; L=65nm) de
référence (sans stress dans la couche de
nitrure) ou avec un CESL ayant une
contrainte intrinsèque de 750MPa avec deux
épaisseurs différentes : 30nm et 50nm.
+8%
-7,5
-8
Référence
-8,5
750MPa; 30nm
750MPa; 50nm
-9
400
500
600
700
800
Ion [µA/µm]
Cela est aussi vrai en tension que en compression, et pour les transistors nMOS et pMOS. En
extrayant les variations de courant Ion à courant Ioff constant et cela pour les transistors de
longueur nominales nous pouvons alors tracer la Figure IV.31. Les contraintes intrinsèques
des nitrures utilisées dans cette étude étant les mêmes en valeurs absolues, ce graphique
représente alors le gain en fonction de l'épaisseur de CESL.
Variation de Ion à Ioff constant [%]
10
W=10µm; L=65nm
8
6
Figure IV.31 : Variation du
courant de conduction à courant
de fuite constant par rapport à
une référence non stressée
mécaniquement en fonction de
l'épaisseur de CESL contraint
(750MPa ou -750MPa) utilisée.
4
2
Compression
0
Tension
-2
-4
-6
NMOS
PMOS
-8
-10
-60
-40
-20
0
20
40
Epaisseur de la couche de niture [nm]
60
Une façon très simple d'augmenter les performances serait donc de déposer d'épaisses couches
de nitrure contraint. Il y a cependant un problème d'intégration pour les fortes épaisseurs de
CESL. Une des dimensions les plus importantes dans un circuit est la distance entre deux
grilles, que nous essayons de diminuer afin d'augmenter la densité. Donc dans le cas d'un
dépôt de nitrure plus épais, nous risquons de former une cavité dans la couche CESL, mais
également dans le PMD (diélectrique d'isolation en le transistor et les lignes de métal) dont le
remplissage sera gêné par une trop forte épaisseur de SiN (Figure IV.32). Cette cavité peut
être alors catastrophique si elle provoque un court circuit entre deux transistors isolés après le
remplissage des contacts.
125
Chapitre IV : Intégration de films de nitrure contraints
Partie de circuit vue de dessus
Contact
Cavité formée, dans le CESL
Cavité remplie
par le contact
(W): Court
Cavité formée dans le PMD
Espaceur
Figure IV.32 : Représentation schématique du problème de la création d'une cavité lors du
dépôt CESL (à gauche) ou du dépôt PMD (au milieux) du fait d'une trop forte épaisseur de
nitrure. A droite, risque de conséquence pour un circuit: court circuit entre deux transistors.
L'intégration d'une couche de nitrure épaisse n'est pas le seul problème. La Figure IV.33
présente l'évolution de la capacité appelée Miller (Capacité entre la grille et le drain quand les
deux sont polarisés à 0 volts) en fonction de l'épaisseur de CESL utilisé. Elle intègre la
capacité des LDD (dite "overlap"), celle à travers les diélectriques de l'espaceurs
(généralement SiO2 et SiN) et celle entre le poly-silicium de grille et le contact, autrement dit
à travers le CESL (SiN) et le PMD (SiO2). Plus de nitrure, qui a une constante diélectrique
élevée sur les transistors signifie une capacité plus élevée (Figure IV.33), ce qui nuit à la
rapidité d'un circuit.
0,345
Capacité Miller [fF/µm]
CESL (SiN) +
PMD (SiO2)
LDD
0,340
0,335
0,330
0,325
espaceur
0
25
50
75
épaisseur de CESL [nm]
100
Figure IV.33 : A gauche, schéma représentant la décomposition électrique de la capacité
Miller et la variation d'épaisseur de nitrure. A droite, valeur de la capacité Miller mesurée
pour un transistor nMOS (Technologie 65nm) en fonction de l'épaisseur de nitrure du CESL.
Enfin, d'un point de vue mécanique cette fois ci, l'augmentation de la quantité de nitrure
contraint présente un niveau de saturation. Selon K. Goto [Goto 04] la saturation situerait aux
alentours de 100nm, ce que nous avons pu également observer comme le montre la Figure
IV.34. Cet effet viendrait de la morphologie du CESL qui ne permettrait plus d'augmenter les
contraintes dans la direction Z (en vertical), c'est-à-dire dans la direction la plus favorable
pour la mobilité des porteurs.
126
Chapitre IV : Intégration de films de nitrure contraints
18
Gain Ion à Ioff contant [%]
16
14
12
Figure IV.34 : Gain Ion de transistor
nMOS à courant de fuite constant pour
plusieurs épaisseurs de nitrure CESL
ayant tous une contrainte de 950MPa.
Début de saturation
10
8
6
4
2
0
0
20
40
60
80
épaisseur de CESL [nm]
100
120
Ainsi, l'augmentation de l'épaisseur de nitrure contraint sur les transistors est elle un moyen
très simple techniquement pour obtenir de meilleures performances, mais qui montre des
limites liées aux problèmes d'intégration.
IV.3.2.2 Le niveau de contrainte
Le deuxième paramètre de la couche qui permet un accroissement du gain apporté par le
CESL est le niveau de contrainte. Plus les contraintes intrinsèques sont élevées dans le nitrure,
plus la maille cristalline est déformée dans le canal de conduction en silicium, et plus la
mobilité des porteurs est affectée (dans un sens comme dans l’autre). Ceci se vérifie comme
nous pouvons le voir sur la Figure IV.35.
-9
0MPa
550Mpa
700MPa
8
-10
6
Gain Ion [%]
Ioff Log [A/µm]
860MPa
4
2
0
0
500
1000
Figure IV.35 : Figure de mérite
Ion-Ioff de transistors nMOS de
longueur de grille nominal
(Technologie
65nm)
ayant
différents niveaux de contraintes
intrinsèques dans leur nitrure de
couche d'arrêt de gravure
contact (35nm). Le graphique en
insert représente le gain de
courant Ion à courant Ioff fixe
en fonction de la contrainte.
Contrainte [MPa]
-11
450
500
550
600
Ion [µA/µm]
650
700
Ce sont les méthodes de dépôt qui vont permettre d'obtenir des niveaux de contraintes plus
élevées, Et cela quelque soit le type de stress, en compression ou en tension. La limite nous
sera donc donnée directement par l'équipement. Les films à haute contrainte en compression
127
Chapitre IV : Intégration de films de nitrure contraints
sont beaucoup plus simples à obtenir que ceux en tension. Avec l'avènement des procédés
induisant du stress mécanique les équipementiers ont mis l'accent sur les possibilités d'obtenir
toujours plus de contraintes. De nouvelles techniques ont donc fait leur apparition tel que des
traitements UV post dépôt qui nous permette d'atteindre des niveaux de contrainte de l'ordre
de 1.8GPa en tension. En compression les limites actuelles sont de l'ordre de -2.8GPa. Quant
à l'avenir il nous prédit de dépasser les 2.5GPa et les -3GPa à l'aide du passage à des
précurseurs liquides au lieu des gazeux actuellement.
IV.3.2.3 Modélisation
Nous venons de voir les deux principaux paramètres qui vont faire évoluer la contrainte
résultante dans le canal de conduction et donc le gain potentiel pour les dispositifs CMOS.
Essayons donc d’établir un modèle en tenant compte des deux paramètres: Le stress
intrinsèque de la couche et son épaisseur. Nous avons pu comparer de nombreuses couches de
nitrure déposées par procédé PECVD (Le plus utilisé pour cette étape). Les deux leviers
agissant de façon linéaire sur le gain obtenu sur les dispositifs nMOS, il est donc facile de
tracer ce gain en fonction de ceux là (Figure IV.36).
Ce graphique montre une très bonne corrélation entre le gain et les deux paramètres
principaux de la couche. Nous observons une augmentation de gain de 1% par tranche de
5GPa.nm. Par exemple une couche de 50nm ayant 1GPa donnera un nMOS avec 10% de
courant Ion en plus à même courant de fuite. Au-delà de 80GPa.nm il y a le commencement
d'une saturation du gain mais il est difficile à dire si elle est due à la saturation mécanique
avec une forte épaisseur ou plus à la limitation du gain en mobilité des électrons.
20
Gain Ion du nMOS à courant Ioff fixe [%]
Début de saturation
15
Figure IV.36 : Modélisation du
gain en courant Ion à courant de
fuite Ioff constant de dispositifs
nMOS de taille nominale en
fonction
de
la
contrainte
intrinsèque de la couche d'arrêt
de gravure contact et de son
épaisseur.
1% pour 5GPa.nm
10
5
0
0
20
40
60
80
100
Contrainte [GPa] x Epaisseur [nm]
128
120
Chapitre IV : Intégration de films de nitrure contraints
IV.3.3 La sensibilité aux dimensions
Au cours du sous-chapitre IV.3.1.1 nous avons pu déjà voir les effets de la longueur de grille
sur les modifications de performance lors de l'utilisation de couche de nitrure contraint.
Comme nous avons pu également le voir ce n'est pas la seule dimension critique pour un
transistor, et donc pour les règles de dessin d'un circuit.
IV.3.3.1 La largeur d'active
Même si son effet sur la transmission du stress dans le canal de conduction n'est pas
exactement le même que lorsque nous diminuons la longueur de grille, l'effet de W sur le gain
du CESL fonctionne de la même façon. Les zones de bord sont en tension (dans le cas d'un
nitrure en tension) et le reste pour des transistors plus fins. Le canal est donc soumis à une
tension dans la direction Y, d’autant plus forte que la largeur W est faible.
Nous avons également observé que cet effet se traduisait sur les caractéristiques électriques du
NMOS, par une variation importante du courant Ion à courant Ioff constant Figure IV.37.
Variation de Ion à Ioff constant [%]
20
30nm
50nm
15
Figure IV.37 : Variation du courant Ion
à courant de fuite Ioff constant de
dispositifs nMOS nominal en fonction de
la largeur de grille pour deux épaisseurs
de nitrure contraint à 750MPa
10
5
0
0,1
1
Largeur de grille W [µm]
10
Dans le cas de transistor pMOS cela est différent. Considérons pour cela un CESL en
compression qui permet une augmentation des performances de ce type de dispositifs. Avec
une diminution de la largeur de grille nous allons obtenir un canal de conduction en
compression dans la direction Y et cela va réduire le gain (Figure IV.38). En effet le pMOS
ayant son flux de courant dans le sens cristallographique <110> a besoin d'une contrainte
uniaxiale en compression dans le sens du courant mais d'une contrainte uniaxiale en tension
perpendiculaire à celui-ci. Cela est vérifié par les valeurs des coefficients piezorésitifs
[Thompson 04a]. Nous verrons au chapitre IV.3.5 la comparaison de cette orientation
cristallographique avec la <100>.
129
Chapitre IV : Intégration de films de nitrure contraints
Varitation de Ion à Ioff constant [%]
6
5
4
Figure IV.38 : Variation du courant Ion
à courant de fuite Ioff constant de
dispositifs pMOS nominal en fonction de
la largeur de grille avec un nitrure de
50nm contraint en compression à 750MPa
3
2
1
0
0,1
1
Largeur de grille W [µm]
10
IV.3.3.2 La longueur des zones de source et drain
Comme nous avons pu le voir dans le chapitre III cette dimension est très critique pour les
contraintes mécaniques induites par le STI. Dans le cas des couches CESL, les simulations
n'ont pas mis en avant le LS/D comme étant un paramètre critique de la sensibilité aux
dimensions. La Figure IV.39 nous montre le courant Ion en fonction de la distance entre la
grille et le STI pour les MOS ayant différents nitrures de CESL. Les comportements sont tous
semblables, quel que soit l’état de contraintes, ce qui indique que la distance LS/D sur le gain
apporté par la couche de nitrure contrainte dans cette gamme de dimensions.
-45
150
130
-40
110
-35
Référence
90
-30
Film en tension
Film en compression
70
-25
pMOS
Courant Ion pMOS [A/µm]
Courant Ion nMOS [A/µm]
nMOS
Figure IV.39 : Courant Ion des
transistors
nMOS
et
pMOS
(W=10µm;
L=0.3µm)
ayant
différents CESL en fonction de la
longueur de source drain.
-20
50
-15
30
0,1
1
Longueur de source/drain [µm]
10
IV.3.3.3 La proximité des grilles
La distance entre deux grilles sur la même zone active est un paramètre dimensionnel très
important pour le design des circuits, et pour l’augmentation des densités d'intégration. Nous
avons pu déjà voir son impact en termes mécaniques. La Figure IV.40 présente maintenant le
130
Chapitre IV : Intégration de films de nitrure contraints
courant Ion en fonction de la proximité LPP pour un transistor nMOS ayant une couche de
nitrure contraint en tension.
350
250
-10
Lpp=0,14µm
Lpp=10µm
200
Log Ioff [A/µm]
Courant Ion [µA/µm]
300
150
100
50
-11
200
250
300
Ion [µA/µm]
350
0
0,1
1
Distance entre deux grille Lpp [µm]
10
Figure IV.40 : Représentation du courant Ion en fonction de la distance entre deux grille
LPP pour des transistors nMOS (W=1µm; L=45nm) ayant une couche d'arrêt de gravure
contact en tension, donc qui lui augmente ses performances dans un cas isolé. En insertion
une courbe de mérite Ion-Ioff pour un LPP=0.14µm et un LPP=10µm.
La distance entre la grille et le STI est constante, égale à 10.15µm, d'où une contrainte
mécanique induite par le STI que nous pouvons considérer comme négligeable. Si nous
plaçons à proximité une grille fictive (sans effet électrique) de mêmes dimensions (même L,
même W, même distance entre la grille et les contacts) , nous observons une diminution du
courant Ion avec le rapprochement de cette seconde grille, celle-ci ayant pour effet de limiter
le rôle mécanique de la couche CESL.
Dans le cas du pMOS cela est différent lorsque l’on utilise un substrat orienté <100>. En effet
les coefficients de piezorésistance sont quasi nuls dans cette direction, donc l’impact sur la
mobilité, et par conséquent sur le de courant, est négligeable. La Figure IV.41 présente les
résultats électriques. La dispersion est anormalement élevée et la légère diminution du courant
est due à une variation de la tension de seuil, mais nous pouvons conclure que le courant
n'évolue pas avec la distance entre deux grilles.
131
Chapitre IV : Intégration de films de nitrure contraints
-180
Courant Ion [µA/µm]
-150
-120
Figure IV.41 : Représentation du courant
Ion en fonction de la distance entre deux
grille LPP pour des transistors pMOS
(W=1µm; L=45nm) ayant une couche
d'arrêt de gravure contact en tension.
-90
-60
-30
0
0,1
1
10
Distance entre deux grille Lpp [µm]
IV.3.4 L'influence des techniques de dépôts
Les paramètres intrinsèques de la couche de nitrure (niveau de contrainte et épaisseur) ont une
grande importance sur le gain en mobilité que nous pouvons obtenir. Dans le chapitre suivant
nous allons pouvoir comparer l'influence de différente technique de dépôt.
IV.3.4.1 Le ratio d'épaisseur
L'une des principales différences entre les techniques de dépôt est l'aspect géométrique sur
des motifs. Quand nous déposons une couche de matériau nous n'avons que rarement une
conformité parfaite entre l'épaisseur de la couche sur le dessus du motif et sur son flanc. Nous
définirons le "Sidewall Step Coverage" ou "SSC" le ratio entre l'épaisseur de flanc d'un motif
type grille et l'épaisseur sur le dessus du motif tel que le présente la Figure IV.42.
"Sidewall Step
Coverage"
SSC =
eflanc / etop
Figure IV.42 : Schéma représentatif
du ratio d'épaisseur d'une couche
entre le flanc et le dessus appelé le
"Sidewall Step Coverage" (SSC)
D'une technique de dépôts à une autre, le rapport SSC peut varier du simple au double. Par
exemple dans le cas d'un dépôt PECVD de nitrure nous aurons un ratio de l'ordre de 0,55 à
0,65. La Figure IV.43 présente les courbes de mérite de transistors nMOS ayant différents
CESL de 35nm: deux déposées par PECVD et une par ALD. Nous remarquons qu’avec
moins de contrainte intrinsèque, la couche déposée par ALD améliore plus les performances.
132
Chapitre IV : Intégration de films de nitrure contraints
Ioff Log[A/µm]
-6
Figure IV.43 : courbes de mérite IonIoff de transistor nMOS (W=1µm) ayant
différentes couches d'arrêt de gravure
contact de 35nm. Deux déposé par
PECVD et une par ALD et ayant des
contraintes intrinsèques différentes.
-7
PECVD 750MPa
PECVD 1200MPa
ALD 950MPa
-8
500
550
600
650
Ion [µA/µm]
700
750
Les couches de nitrure déposé en ALD ont un très bon niveau de conformité avec un SSC
proche de 1. Donc pour la même épaisseur de CESL déposé nous aurons plus de nitrure sur
les flancs de la grille avec l'ALD comme le représente la Figure IV.44. Les valeurs du rapport
SSC ont été déterminées statistiquement à l'aide de coupes TEM réalisées pour différents
modes de dépôt.
Ce rapport de forme SSC va avoir une conséquence directe sur la transmission du stress
mécanique dans le canal de conduction. En effet, avec une épaisseur plus fort de nitrure
contraint sur les flancs, et pour un même niveau de stress, nous aurons plus de déformation au
sein du silicium, et donc plus de modification de la mobilité des porteurs.
ALD
SSC=0,95
PECVD
SSC=0,65
Figure IV.44 : Représentation d'un
dépôt ALD et d'un dépôt PECVD sur
un motif tel que la grille est les
espaceurs.
Nous avons pu prendre en compte cet effet de rapport SSC dans la modélisation du gain du
nMOS. Cependant avec le faible nombre de données et les autres paramètres qui viennent
saturer la variation de mobilité il reste difficile d'étendre celle-ci à tout les cas. Sur la Figure
IV.45 nous pouvons voir deux cas. Le graphique de gauche représente le gain des dispositifs
nMOS en fonction de la contrainte et de l'épaisseur de la couche de CESL. Avec les couches
de nitrure déposées par ALD, nous obtenons de meilleures performances. Nous distinguons
également deux types de dépôts PECVD qui correspondent au nombre de radio fréquences
utilisés pour créer le plasma: simple ou double fréquences. Le second étant un peu plus
conforme (0,65 contre 0,55). Lorsque nous prenons en compte les ratios épaisseurs dans notre
modélisation nous arrivons à corriger les points les plus éloignés de la tendance et ainsi à
obtenir ainsi une très bonne modélisation.
133
Chapitre IV : Intégration de films de nitrure contraints
Gain des transistors nMOS nominaux [%]
Gain des transistors nMOS nominaux [%]
15
R 2 =0,45
10
5
PECVD Double Fréquences
PECVD Simple Fréquence
ALD
0
0
20
40
Stress [GPa] x Epaisseur [nm]
15
R 2 =O,95
10
5
PECVD Double Fréquences
PECVD Simple Fréquence
ALD
0
0
60
10
20
30
40
Stress [GPa] x Epaisseur [nm] x SSC
Figure IV.45 : Représentation du gain des dispositifs nMOS, ayant des couches d'arrêt de
gravure contact déposée par différentes techniques, en fonction de la contrainte de la couche
et de son épaisseur (à gauche) ou en fonction de la contrainte de la couche, de son épaisseur
et de son SSC (à droite).
IV.3.4.2 La température de dépôt
La température de dépôt va inévitablement jouer un rôle dans la contrainte finale du CESL, à
cause des coefficients de dilatation thermique (Équation I.35).
Dans le cas de couche de nitrure déposé par ALD, la température est très importante. Par
contre, si nous comparons les contraintes thermiques aux contraintes mécaniques intrinsèques,
nous pouvons considérer que pour les dépôts, dits basse température (<500°C) elles ont un
effet négligeable sur la génération de contraintes.
La Figure IV.46 présente ainsi l'augmentation de performance en fonction de la contrainte et
de l'épaisseur pour différents dépôts ALD fait à différentes températures. Selon ce paramètre
nous n'obtenons alors pas le même type de gain.
Gain Ion des dispositifs nMOS [%]
25
Dépots à plus
de 400°C
20
15
10
Dépôts à
moins de 400°C
5
Figure IV.46 : Gain de courant Ion de
transistor nMOS en fonction de la
contrainte intrinsèque et de l'épaisseur de
la couche de nitrure déposé par ALD et
ceci pour différentes températures de
dépôts.
0
0
20
40
60
80
100
Contrainte [GPa] x Epaisseur [nm]
134
Chapitre IV : Intégration de films de nitrure contraints
En se penchant plus particulièrement sur les différentes longueurs de grille nous constatons
que dans le cas des transistors nominaux, de l'ordre de 65nm, la température est un facteur
important pour l'augmentation de performance (Figure IV.47). Quant au dispositif plus grand,
l'épaisseur et la contrainte de la couche de nitrure permettent très bien de moduler le gain.
Cependant si nous normalisons ce dernier nous voyons très nettement que la température est
également un levier (Figure IV.48).
40
Gain normalisé par Contrainte X Epaisseur
Gain des transistors nMOS 65nm [%]
Analysons donc plus en détail comment la température de dépôts de ces nitrures ALD pour le
CESL influe sur les contraintes mécaniques du canal de conduction. Le stress thermique à lui
seul ne peut expliquer de telles différences. Une des hypothèses serait que, à plus haute
température, les nitrures ont de meilleures propriétés mécaniques qui transmettent alors
beaucoup mieux leurs contraintes intrinsèques. Nous verrons dans le chapitre V que les
propriétés intrinsèques des matériaux sont très importantes pour l'ingénierie des contraintes
mécaniques en microélectronique.
35
30
25
20
15
10
5
0
300
350
400
450
Temperature de déposition[°C]
500
Figure IV.47 : Représentation du gain en
courant Ion des nMOS, quelque soit la
contrainte et l'épaisseur de la couche de
nitrure contrainte déposé par ALD, en
fonction de la température de dépôt.
0,4
L=0,25µm
0,35
0,3
0,25
0,2
Augmentation de
la tempérautre
de dépôt
450°C
0,15
400°C
0,1
0,05
350°C
0
Figure IV.48 : Normalisation du gain en
performance obtenu sur des dispositifs
nMOS ayant un L=0,25µm à l'aide de
différent CESL déposé par ALD
IV.3.5 Effet de l’orientation du substrat
Le nœud technologique 65nm a marqué l'arrivée de l'ingénierie du substrat afin d'obtenir la
meilleur mobilité pour les porteurs (Cf. Chapitre II). De ce fait la modification de la direction
du courant dans les dispositifs va également changer celles de l'application des contraintes et
la conséquence pour la déformation du cristal et donc de la mobilité des porteurs.
IV.3.5.1 Transistor nMOS
Afin de bien comprendre l'impact du changement d'orientation cristallographique sur
l'application de couche de nitrure contrainte nous avons déposé trois CESL différents (un de
référence, un en tension et un en compression) sur les deux types de substrats à notre
disposition c'est-à-dire ayant des directions de conduction en <110> et en <100>.
135
Chapitre IV : Intégration de films de nitrure contraints
Les performances brutes des dispositifs nMOS de longueur nominale (65nm) et de grande
largeur (W=1 um) sont comparées sur la Figure IV.49. Ces courbes de mérite Ioff-Ion
confirment que l’orientation a très peu d’influence sur les transistors nMOS, qu’ils soient
contraints ou non par une couche CESL. Autrement dit la direction <100> n'apporte rien à la
mobilité des électrons.
-6,5
-7
Référence
Compression
Ioff Log[A/µm]
-7,5
Figure IV.49 : Courbe de mérite IonIoff de dispositifs nMOS (W=1µm)
avec deux orientation de substrat
différentes (<110> et <100>) ayant
trois différentes couche de nitrure
contraint (en compression, référence et
en tension)
Tension
-8
-8,5
-9
-9,5
Ouvert <100>
Fermé <110>
-10
500
600
700
800
Ion [µA/µm]
900
Intéressons nous maintenant à la variation du gain en fonction des dimensions du transistor.
En effet en modifiant la longueur et la largeur de grille nous allons modifier les contraintes
résultantes dans le canal de conduction et donc pouvoir comparer les variations du courant Ion
(Figure IV.50 ) aux variations des coefficients de piezorésistance. Ces derniers, présentés par
Scott E. Thompson [Thompson 04a], nous proposent des valeurs assez différentes entre les
deux orientations <100> et <110>.
20
CESL en tension
variation de Ion [%]
10
0
Ouvert <100>
Fermé <110>
-10
-20
-30
0,01
CESL en
compression
0,1
1
Longueur de grille [µm]
10
136
Figure IV.50 : Variation du courant de
conduction Ion en fonction de la longueur
de grille de transistor nMOS (W=1µm)
sur des substrats orientés <100> ou
<110> ayant soit un CESL en tension soit
en compression.
Chapitre IV : Intégration de films de nitrure contraints
Nous n'avons pas de différence majeure sur les courants, alors que si nous utilisons les
contraintes données par les simulations et les coefficients de piezorésistance, nous avons:
Δμ
μ
= π XX σ XX + π YY σ YY + π ZZ σ ZZ
Équation IV.7
D'où pour des transistors de type n ayant une longueur de 65nm et une largeur de 1µm et en
considérant qu'il n'y a pas de différence au niveau mécanique entre les deux contraintes:
Δμ
= 31%
μ 100
Δμ
= 16%
μ 110
Le substrat orienté <100> devrait donc normalement voir ses transistors nMOS deux fois plus
sensible au CESL en tension que celui orienté <110>. Plusieurs hypothèses peuvent justifier
cela. Comme le fais que le cristal de silicium n'a pas de propriété mécanique isotrope
[Guillaume 05] et que nous ne pouvons donc utiliser les résultats des contraintes sans prendre
de grande précaution auparavant: Nous ne pouvons simuler exactement un dispositif donc le
résultats ne peuvent être que quantitatifs.
Nous avons pu faire des simulations quantiques pour avoir le peuplement des vallées Δ2 (Les
plus profitable en terme de mobilité) sous tension de grille (Figure IV.51). Nous pouvons voir
qu'à fort champ (cas du courant de conduction) nous avons alors plus de 75% des porteurs
dans ces vallées. De plus avec un CESL en tension nous pouvons voir que quelque soit
l'orientation (<100> ou <110>), nous arrivons à près de 90% des porteurs. Ce qui signifie que
les vallées Δ4 auront peu d'influence, et c'est principalement elles sont à l'origine de la
différence pour les deux types de direction.
Peuplement relatif vallées Delta2
Peuplement relatif vallées Delta2
Compression
latérale
1
0.9
0.8
0.7
0.6
0.5
L20 nostress <100>
L20 nostress <110>
X L20 <100>
X L20 <110>
0.9
0.8
0.7
0.6
0.5
L20 nostress <100>
L20 nostress <110>
Y L20 <100>
Y L20 <110>
0.4
0.3
0.3
0
0.5
1
Vg (V)
1.5
2
0
0.5
1
Vg (V)
1.5
Compression
verticale
1
2
Peuplement relatif vallées Delta2
Compression
longitudinale
0.4
Compression verticale
Compression latérale
Compression longitudinale
1
Effet couche d’arrêt
canal court
Effet STI
canal étroit
Effet STI
Contact SD court
0.9
0.8
0.7
0.6
0.5
L20 nostress <100>
L20 nostress <110>
Z L20 <100>
Z L20 <110>
0.4
0.3
0
0.5
1
1.5
2
Vg (V)
Figure IV.51 : Peuplement des vallées delta4 pour différentes conditions de contraintes en
fonction de l'orientation cristallographique et de la tension de grille.
137
Chapitre IV : Intégration de films de nitrure contraints
-7
-7
-7,5
-7,5
-8
-8
Ioff Log[A/µm]
Ioff Log[A/µm]
Une des différences entre les coefficients des deux types d'orientations est dans le sens de la
largeur du transistor. En effet là où le nMOS <110> préférera une contrainte en tension, celui
dans la direction <100> voudra de la compression. Nous allons donc comparer l'effet des
CESL en tension mais cette fois ci sur de petits dispositifs (Figure IV.52).
-8,5
-9
-9,5
-10
-8,5
-9
-9,5
-10
Référence <110>
-10,5
Référence <100>
-10,5
CESL Tension <110>
-11
CESL Tension <100>
-11
400
600
800
Ion [mA/µm]
1000
400
600
800
Ion [mA/µm]
1000
Figure IV.52 : Courbes de mérite Ion-Ioff de transistors nMOS étroits (W=110nm, L=60nm)
avec un CESL de référence ayant un niveau de contrainte bas et avec un CESL en tension sur
un substrat orienté <110> (à gauche) et un substrat orienté <100> (à droite).
Nous pouvons donc voir que l'utilisation d'une couche de nitrure contrainte en tension a moins
d'impact sur les transistor nMOS fin (ayant une petite largeur d'active) dans le cas où nous
utilisons un substrat orienté dans la direction <100> par rapport à une direction <110>. Les
coefficients de piezorésistance confirment cela dans le sens où les dispositifs n <100>
auraient leurs mobilités augmentées par une contrainte en tension dans la direction de la
largeur, alors que ceux dans le direction <110> auraient besoin de compression.
IV.3.5.2 Transistor pMOS
En ce qui concerne les transistors pMOS la différence entre les deux types de substrat est
tellement grande (Figure IV.53), que cela va déterminer la stratégie adoptée pour une
technologie. Comme nous avons pu le voir en utilisant un dispositif pMOS orienté dans la
direction <100> nous obtenons un gain en performance de l'ordre de 10-15% grâce à une
masse effective plus faible pour les trous lourd dans cette direction.
138
Chapitre IV : Intégration de films de nitrure contraints
-7
-7
<110>
<100>
Référence
+15%
-9
-10
-8
CESL en
Tension
-5%
Ioff Log[A/µm]
Ioff Log[A/µm]
-8
CESL en
Compression
-9
-10
-11
-11
-12
-450
-12
-450
-350
-250
Ion [µA/µm]
-150
-350
-250
Ion [µA/µm]
-150
Figure IV.53 : Courbe de mérite Ion-Ioff de dispositifs pMOS (W=1µm) ayant différentes
couche de nitrure contraint, à gauche sur un substrat orienté <110> et à droite sur un
substrat orienté <100>.
Pour les pMOS ayant leur canal de conduction orienté dans la direction <110> il n'y a pas de
surprise par rapport à ce que nous avons déjà vu. Quant à ceux orienté <100>, ils sont
quasiment insensibles à la contrainte induite par une couche CESL. Tout comme la contrainte
induite par le STI, la couche d'arrêt de gravure contact contrainte ne permet donc pas de
moduler les performances des transistors pMOS orienté dans la direction <100>.
Ce phénomène peut être néanmoins intéressant dans le cas où nous utilisons une couche en
tension car l’amélioration du nMOS ne s’accompagnera pas d’une dégradation du pMOS. Par
contre dans le cas où nous cherchons à obtenir un pMOS à haute performance un problème
peut se poser. Si le gain obtenu à l'aide de l'orientation <100> avec sa masse plus faible des
trous n'est pas suffisant pour arriver aux spécifications, nous ne pourrons alors pas compter
sur les contraintes mécaniques pour améliorer le courant de conduction. Nous devrons alors
utiliser un substrat orienté <110>, où les pMOS sont sensibles aux contraintes, avec un CESL
très en compression et d'autres techniques apportant des contraintes
IV.3.6 Synthèse
Dans cette section, nous allons tenter de faire une synthèse des résultats présentés dans ce
chapitre, avant de se poser la question de l'évolution de la technique de couche de nitrure
contraint pour les générations technologiques futures. Le CESL est très simple à utiliser, mais,
une fois déposé sur les dispositifs, les conséquences sont parfois difficiles à prédire. Afin d'en
tirer le maximum de bénéfice il faut tout d'abord suivre des règles élémentaires selon les
dispositifs utilisés, résumées par le Tableau IV.2. Quelque que soit l'orientation, les
transistors nMOS ont besoin de couche de nitrure en tension alors que pour les pMOS cela est
fondamentalement différent selon le substrat. Dans le cas <110> il nous faudra un CESL en
compression, alors que dans le cas <100> les transistors sont insensibles à la contrainte.
139
Chapitre IV : Intégration de films de nitrure contraints
<110>
<100>
nMOS
Tension
Tension
pMOS
Compression
Insensibilité
Tableau IV.2: Récapitulatif des besoins de chacun des dispositifs étudié en terme de
contrainte induite par une couche CESL.
Une fois ces principes de base posés, nous avons pu voir qu'il était simple de jouer sur des
leviers de l'intégration afin de modifier les gains apportés par cette technique de couche de
nitrure contrainte. Nous pouvons soit augmenter l'épaisseur de nitrure, soit augmenter la
contrainte intrinsèque de la couche, comme nous le montre la Figure IV.54. Les limites de
cette augmentation vont venir de la technologie elle-même. Ainsi, nous ne pourrons pas avoir
plus de contrainte intrinsèque dans le nitrure que celle donnée par les équipements de dépôt.
Nous sommes donc complètement dépendants des équipementiers pour obtenir des valeurs
toujours plus élevées en tension ou en compression. Quant à l'épaisseur, c'est par les
problèmes l'intégration que nous allons être limités. En effet, les couches trop épaisses
peuvent créer des sérieux problèmes de rendement lors des remplissages des niveaux de PMD
ou de gravures des contacts (Cf. Annexe A). Il reste également toutes les propriétés propres au
nitrure qui peuvent être très importante, comme la densité ou leur conformité. Cependant ce
sont des paramètres beaucoup moins faciles à contrôler, et il est plus difficile de quantifier
leurs effets sur les dispositifs.
Exemple d'une couche de nitrure en tension sur un dispositif nMOS
Augmentation de l'épaisseur de nitrure
Augmentation de la contrainte intrinsèque de
la couche
Figure IV.54: Récapitulatifs des leviers d'augmentation de gain avec une couche de nitrure
contrainte.
Enfin il reste les modulations de performance du CESL en fonction des différentes
dimensions des transistors. C'est pour nous le plus important point de ce chapitre : la longueur
de grille, la largeur de l'active ou encore la distance entre deux grilles vont moduler très
significativement l’influence des couches de nitrure contraint sur les performances des
transistors. En effet il est plus qu'important de relier les gains obtenu à l'aide du nitrure
140
Chapitre IV : Intégration de films de nitrure contraints
contraint avec le design des dispositifs, qui seront alors intégré dans des circuits. Le Tableau
IV.3 présente très schématiquement les effets qui seront alors observés avec les différentes
modulations de dimensions.
Diminution de la longueur de grille L:
AUGMENTAION DU GAIN
Diminution de la largeur d'active W:
AUGMENTATION DU GAIN
Diminution de la longueur des source et drain LSD:
PAS D'EFFET MAJEUR
Diminution de la distance entre deux grilles sur la
même active LPP:
DIMINUTION DU GAIN
Tableau IV.3: Récapitulatif des effets des différentes dimensions des dispositifs sur la
modulation de l'augmentation de leurs performances.
Bien d'autres effets sont encore à prendre en compte tels que le nombre de contacts, le
débordement du poly-silicium de grille sur le STI, les contacts siliciurés ou encore la forme de
l'isolation. Mais n'ayant pas de résultats électriques à portée statistique, nous ne nous sommes
pas hasardés à tirer des conclusions trop rapides des simulations mécaniques que nous avons
effectuées. Afin de vérifier toutes les conséquences de ces modifications de design, il faudrait
des structures de test électrique adaptées, que nous ne possédons pas sur les différents jeux de
maques utilisés durant cette étude.
IV.4 Perspective et évolution
Nous allons maintenant pouvoir envisager l’avenir de cette technique de contrainte mécanique
dans les nœuds technologique à venir.
IV.4.1 Vision globale de sa future utilisation
La couche d'arrêt de gravure contact contrainte est une technique très facile à utiliser, qui est
très efficace et qui n'ajoute aucune étape technologique supplémentaire par rapport à un
procédé standard. C'est pour cela qu'elle a été très rapidement utilisée pour les technologies
actuellement en production (comme le 90nm) et optimisée pour celle à venir (65 et 45nm).
141
Chapitre IV : Intégration de films de nitrure contraints
Avec la réduction des dimensions et l'étude de nouveaux matériaux de grille, tel que les grilles
métalliques et les oxydes à haute permittivité, dans le but de repousser encore les limites de
l'architecture conventionnelle, la question de l'avenir du CESL est posé. D'un point de vue
technique, ces nouveaux matériaux ne viendront pas empêcher l'utilisation d'un film de nitrure
contraint, bien au contraire : les couches de nitrures sont à même de cela transmettre les
contraintes mécanique à partir d’une grille qui aurait de meilleures propriétés mécaniques que
le poly-silicium.
Dans le cas où l'utilisation d'une architecture de dispositifs différente est alors nécessaire cela
ne remet pas pour autant en question le CESL. Pour les technologies sur SOI pas de
modification. Si ce n'est une valeur de contrainte résultante dans le canal de silicium
différente du fait qu'il soit sur un isolant. Dans le cas du SON, la transmission de contraintes
mécaniques au sein du canal de conduction ne sera que peu modifiée. Pour d'autres tel que le
FinFET ou des dispositifs à double grille les premières publications présentent des gains
convenables [Kavalieros 06]. Cependant l'étude de CESL sur ce type de structure n'est qu'au
début et nous devrons refaire bon nombre d'études à ce sujet. De plus les épaisseurs de ses
films minces seront importantes pour les conséquences électriques des transistors avec les
couches de nitrures contraintes.
IV.4.2 Limitation du gain et solution
Dans les architectures conventionnelles, l'un des paramètres qui va jouer le plus en défaveur
de cette couche de nitrure est la distance minimum entre deux grilles. Génération après
génération cette distance diminue et devient critique pour la transmission des contraintes
mécaniques en direction du canal de conduction, comme nous avons pu le voir dans ce
chapitre. La Figure IV.55 montre, à l'échelle, des schémas de grilles ayant la distance
minimum entre elles dans le cas d'une technologie 65nm, et celui d'une technologie 45nm. La
réduction conjuguée de la longueur et de la hauteur de la grille et de la largeur des espaceurs
ne permet pas, du fait de l'augmentation du gain pas la modification de ces paramètres, de
compenser l'augmentation de densité de dispositif, qui diminue le gain du CESL. De plus, il
est de plus en plus difficile de conserver une épaisseur de CESL constante afin de ne pas
perdre trop de performance. Là où nous pouvions espérer des gains de 10 à 15% ils sont
réduits presque de moitié voir plus car avec la réduction de l'espace c'est également l'épaisseur
de la couche qui doit être réduite afin de n'avoir aucun problème de remplissage.
Figure IV.55 : Représentation schématique du problème de réduction des dimensions pour
le CESL, à gauche cas d'une technologie 65nm et à droite cas d'une technologie 45nm (Les
dimensions sont à l'échelle).
Le second paramètre limitant pourrait être aussi critique, mais il a une interrogation quant à sa
réduction. Il s'agit de la longueur de grille des dispositifs. En effet il est la caractéristique
142
Chapitre IV : Intégration de films de nitrure contraints
principale du transistor pour une technologie donnée, et comme nous avons pu le voir, le gain
est réduit pour les plus petites longueurs de grille. Cela vient de la saturation de la
participation de la mobilité dans le courant de conduction pour les L courts. Autrement dit le
rôle de la mobilité dans les plus petites technologies est limité sur Ion. Par exemple il est
inférieur à 50% pour les électrons dans la technologie 65nm et devrait arriver à 10% pour la
technologie 45nm. L'incertitude est que nous considérons pour de telle longueur les porteurs
ont encore un transport en dérive diffusion. Or à partir d'une vingtaine de nanomètre de
longueur de grille nous aurons un transport quasi-balistique qui modifiera alors la
proportionnalité du courant de conduction avec la mobilité et il serait possible de réobtenir un
gain conséquent à l'aide des contraintes. C'est ainsi que la proportion des porteurs dans les
différentes vallées deviendra très importante dans ces cas.
L'avenir du CESL semble donc sérieusement remis en question dans les futures technologies.
L'effet purement mécanique va sûrement être le plus limitant, comme l’indiquent bon nombre
de publications [Eneman 05], [Oishi 05] qui insiste sur la réduction de ce phénomène
mécanique avec la réduction de la distance entre deux grilles. Ne pouvant être compensé par
un nitrure ayant une épaisseur plus forte, il ne reste donc plus que l'augmentation des
contraintes intrinsèques. C'est ce que nous pouvons observer pour les récentes technologies
telles que le 45nm: d'une génération à une autre nous gardons la même épaisseur de nitrure,
les dimensions sont réduites d'où une baisse de l'efficacité du CESL. Et pour retrouver le gain
perdu nous augmentons la contrainte intrinsèque dans la couche. C'est donc une course à la
contrainte maximum que les équipementiers livrent afin de proposer des niveaux de stress
toujours plus élevés dans leurs couches. Cependant en nous projetant encore plus loin dans
l'avenir, il nous faudra alors changer de stratégie quant aux couches de nitrure contraint. De ce
fait il faut dès maintenant réfléchir à la continuité du CESL pour les futures technologies
ayant une nouvelle architecture. Cela pourrait nous permettre en effet de trouver de nouvelles
méthodes de transmissions des contraintes au canal de conduction en silicium.
IV.4.3 Alternatives
L'utilisation d'une couche de nitrure contraint est un procédé très simple pour augmenter les
performances d'un type de dispositif : soit le nMOS, soit le pMOS. Mais, dans le cas d’un
substrat (001) orienté dans la direction <110>, si le nMOS est amélioré par la contrainte, en
général le pMOS sera dégradé, et vice-versa. Par contre, l'utilisation d'un substrat (001)
<100> permet au pMOS d'être plus rapide que le cas <110> avec une très faible sensibilité
aux contraintes (cf. chapitre IV.3.5.2): Nous pouvons alors librement déposer une couche en
forte tension pour accroître le courant de conduction des nMOS. Cela est parfait pour les
technologies dites basse consommation pour des applications mobiles. En effet l'utilisation
d'une seule couche afin d'augmenter les performances des dispositifs n sans modifier celle des
dispositifs p est tout à fait compatible avec la recherche d'un faible coût de fabrication
Cependant, dans le premier cas, nous pouvons éviter de dégrader le MOS complémentaire de
celui qui est privilégié, (celui ayant le nitrure augmentant ces performances), comme nous
allons le voir.
IV.4.3.1 Implantation pour la relaxation des contraintes du nitrure
L'implantation de certaines espèces dans le nitrure contraint est un moyen très simple pour
relaxer les contraintes. Il est donc assez facile de diminuer le niveau de contrainte pour un
type de dispositif, pour ainsi éviter qu'il ne soit dégradé.
143
Chapitre IV : Intégration de films de nitrure contraints
Les étapes supplémentaires sont alors une photolithographie, et une implantation, de
germanium par exemple.
IV.4.3.2 Double couche stressé
En ce qui concerne les technologies haute performance, de type microprocesseur, ce sont des
transistors toujours plus rapides dont nous avons besoin. Et le cas précédent ne peut répondre
à cela à cause justement de l'insensibilité aux contraintes du transistor pMOS orienté <100>.
En effet nous ne pouvons plus utiliser les contraintes mécaniques pour espérer augmenter ces
performances. Nous choisirons donc préférentiellement un substrat orienté <110> avec deux
couches de CESL: Une pour les nMOS en tension et une pour les pMOS en compression.
Cette technique est appelée double couche stressée, ou en anglais "Dual Stress Liner" (DSL)
et elle a été présentée pour la première fois par H.S. Yang [Yang 04].
L’élaboration d’une double couche de nitrure se déroule de la même façon que pour une
couche seule: les nMOS ont un nitrure en tension qui augmente la mobilité des électrons
tandis que les pMOS ont un nitrure en compression qui augmente la mobilité des trous. La
grosse différence vient de l'intégration. Le DSL est beaucoup plus compliqué à réaliser qu'une
simple couche et il ajoute cinq étapes de fabrication dont deux photolithographies qui ont des
spécifications particulièrement draconiennes.
La Figure IV.56 présente un exemple de procédé DSL. Mais il existe d’autres possibilités
pour arriver à la même architecture. Nous pouvons déposer d'abord la couche de nitrure en
compression pour les pMOS, cela n'aura aucune conséquence directe sur la performance
finale. Par contre cela a beaucoup de conséquences au niveau de l'intégration car les gravures,
les désoxydations n’auront pas les mêmes cinétiques. Les points les plus délicats sont les deux
photos car elles n'ont que il y a peu de latitude pour ne pas avoir de chevauchement des deux
couches de nitrure, et ainsi éviter d’augmenter la défectivité.
Un travail intéressant de P. Grudowski a été fait sur le positionnement de la limite entre la
couche en tension et celle en compression [Grudowski 06]. Dans la direction <110> un
transistor nMOS a besoin de tension dans les deux directions du plan pour voir la mobilité de
ces électrons augmentée. Quant au transistor pMOS pour avoir une mobilité de ses trous plus
élevée, il nécessite une compression dans le sens du courant (dans le sens de la longueur), et
une tension dans le sens perpendiculaire au courant (dans le sens de la largeur). De ce fait
lorsque nous rapprochons la limite tension/compression au niveau de la largeur des pMOS
nous obtenons un gain en performance. D'un point de vue imagé, le dispositif se trouve alors
contraint dans le sens de la longueur par la couche en compression, et dans le sens de la
largeur par la couche en tension. Cette étude nous permet de voir qu'il reste encore des pistes
à explorer pour exploiter les phénomènes mécaniques induits par les couches CESL.
144
pMOS
pMOS
CESL en Tension
nMOS
Dépôt du CESL en tension
pMOS
nMOS
nMOS
Chapitre IV : Intégration de films de nitrure contraints
Dépôt du CESL en compression
pMOS
nMOS
Photolithographie P+
pMOS
nMOS
CESL en Compression
Photolithographie N+
Figure IV.56 : Exemple d'une succession d'étapes pour faire du Dual Stress Liner: CESL en
tension sur les dispositifs nMOS et CESL en compression sur les dispositifs pMOS.
La couche d'arrêt de gravure contact contraint est sans contexte la technique qui a mis (ou
remis) au goût du jour l'utilisation de contrainte mécanique pour augmenter les performances
électriques des composants MOS. Elle reste sans nul doute la plus utilisée car la plus simple.
Toutefois, elle devra encore beaucoup évoluer pour survivre dans les prochaines technologies.
145
Chapitre V : Technique de Mémorisation
des Contraintes par la grille Poly-Silicium
La technique de mémorisation des contraintes par la grille en poly-silicium est un procédé
récent dont le mode opératoire n’est pas encore complètement compris. De son nom anglais
"Stress Memorization Technique", ou SMT, cette technique a été proposée en 2002 pour
augmenter les performances des dispositifs nMOS [Ota 02]. La littérature sur le sujet ne
fournissant pas d’explications irréfutables des mécanismes mis en jeux, nous allons étudier
dans ce chapitre le fonctionnement du SMT sur les différents dispositifs, n et p, et proposer
une explication de ce phénomène de mise en mémoire des contraintes. Et comme tous les
procédés induisant des contraintes mécaniques, nous étudierons également sa sensibilité avec
les différentes dimensions d'un transistor.
V.1 Procédé de fabrication et problématique
Cette technique consiste à créer des contraintes mécaniques dans la grille en poly-silicium et à
les conserver jusqu’à la fin du procédé pour en tirer bénéfice pour le fonctionnement du
transistor, en effectuant une espèce de trempe, par un recuit placé de façon appropriée pendant
le processus de fabrication.
V.1.1 Description du procédé de fabrication
V.1.1.1 Son origine
C'est en 2002 que Ota présente à l'IEDM cette nouvelle technique permettant d'augmenter les
performances du nMOS [Ota 02]. Il nomme cette technique "Local Strained Channel" (LSC)
qui deviendra SMT par la suite [Chen 04]. La Figure V.1 présente la succession d'étapes pour
créer l'effet du SMT.
147
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Figure V.1 : Succession des étapes pour
créer une mémorisation du stress dans
la grille en Poly-Silicium proposée par
Ota [Ota 02].
Pour résumer, il s'agit d'un recuit de la grille en poly-silicium : La grille, préalablement
implantée, est recouverte d'une couche oxyde. Après une étape de recuit, l'oxyde peut être
retiré sans que les contraintes dans la grille ne se relaxent: elles sont alors, de façon imagée,
gardées en mémoire. Dans la publication d’ Ota, l'oxyde en question est une simple couche de
SiO2 déposé par CVD. Comme le montre la Figure V.2, cet technique permet alors d'obtenir
un gain en performance sur les dispositifs nMOS sans dégradation sur les pMOS. Nous
verrons plus loin comment cet effet peut être produit avec d’autres empilements diélectriques.
Figure V.2 : Résultats des performances des transistors, à gauche de type n et à droite de
type p, avec et sans procédé SMT d'après [Ota 02].
Ota fait l’hypothèse que ce gain sur le nMOS résulte des contraintes mécaniques créées dans
la grille. En effet avec l'implantation d'une haute dose d'arsenic pour les sources et drains,
atome plus gros que celui du silicium, la structure cristalline de la grille est amorphisée. Lors
du recuit avec une couche d'oxyde contrainte, la grille est alors déformée plastiquement puis
recristallise dans cet état durant le recuit. D'où la transmission de cette contrainte ainsi créée
au canal de conduction. Pour les dispositifs pMOS l'implantation des sources et drains se fait
à l'aide de bore qui n'amorphise pas les grille P+ du fait de sa petite taille atomique. En
148
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
d'autres termes, ce procédé ne créée pas de contraintes mécaniques pour les dispositifs de type
p.
Cette explication du phénomène de mémorisation du stress mécanique reste très qualitative et
spéculative. Nous verrons dans la suite de ce chapitre qu’elle ne suffit pas à expliquer ce qui
se passe dans différentes configurations qui devraient normalement conduire au même effet.
V.1.1.2 Les problèmes d’intégration
Intéressons nous maintenant à l'utilisation de cette technique dans une succession d'étapes
standard. Le but étant de l'intégrer en essayant d'ajouter le minimum de nouvelles étapes, pour
ne pas augmenter le coût de fabrication final du circuit. Certaines étapes représentent en effet
jusqu'à 1 à 2% du prix total. De plus, s’il y a un niveau de lithographie supplémentaire, le
surcoût est encore plus important. Il faut donc jouer entre le gain en performance et la
minimisation des coûts.
Dans notre procédé standard, après l'implantation des sources et drains, nous déposons un
masque dur qui servira à protéger tous les dispositifs qui ne seront pas siliciurés, en particulier
les dispositifs d'entré/sortie des circuits qui doivent avoir plus de résistance série. Ce masque
dur est constitué d'une couche d'oxyde et d'une couche de nitrure. La première sert de couche
d'arrêt de gravure de la deuxième couche après la photo. La couche de nitrure, que nous
appelons communément "SiProtect", pour protection de la siliciuration, va délimiter les zones
non siliciurées. Ensuite vient le recuit d'activation pour les zones implantées, suivi d'une
désoxydation afin d'obtenir du silicium à nu dans les zones qui deviendront métalliques lors
de la siliciuration (cf. Figure V.3). L'annexe A propose également un enchaînement de ces
étapes dans un contexte plus général de la fabrication de dispositifs CMOS.
Espaceurs
Implantation source/drain
Dépôts Oxide/Nitrure "SiProtect"
Photolithographie "SiProtect"
Recuit d'activation
Désoxydation
Siliciuration
Figure V.3 : Représentation de la succession des étapes d'un procédé standard entre les
espaceurs et la siliciuration. Le schéma représente à gauche un transistor siliciuré et à droite
un transistor non-siliciuré.
149
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Nous pouvons tout d'abord remarquer que le recuit d'activation a lieu alors que seule la
couche d’oxyde recouvre tous les transistors. Or cette couche n’est pas suffisante pour
produire l’effet de mémorisation du stress qui est attendu, seule une épaisse couche de nitrure
est à même de produire cet effet: Nous n'obtenons aucune différence en terme de gain si nous
faisons ce recuit avant ou après la désoxydation. Ota avait, quant à lui, obtenu un effet SMT
avec seulement une couche d'oxyde. Cependant il en existe un bon nombre de nature
différente. Il a donc pu trouvé celui qui permet d'observer ce phénomène de mémorisation de
contrainte. Nous verrons dans la suite de cette étude des essais au niveau de cette couche de
SiO2. Notre première modification du procédé standard en vue de créer un effet SMT a donc
été de déplacer le recuit d'activation afin de le placer après le dépôt SiProtect comme le
montre la Figure V.4, et ainsi de recuire la grille en poly-silicium sous une couche
d'oxyde/nitrure.
Espaceurs
Implantation source/drain
Dépots Oxide/Nitrure "SiProtect"
Recuit d'activation
Photolithographie "SiProtect"
Figure V.4 : Intégration du procédé SMT
sans ajout d'étape afin de ne pas augmenter
le coût de fabrication de la technologie.
Recuit d'activation
Désoxydation
Siliciuration
La technique de mémorisation du stress mécanique peut donc, en principe, s'intégrer sans
ajout d'étape supplémentaire. Nous devons pour cela simplement modifier la place du recuit
d'activation qui normalement a lieu après la photolithographie SiProtect. Il prend alors place
après les dépôts d'oxyde et de nitrure qui serviront de masque dur de protection de la
siliciuration et serviront ainsi à créer l'effet SMT.
V.1.2 Problématique de cette technique
Analysons maintenant l’impact du SMT sur les résultats électriques. Le procédé de référence
est celui présenté par la Figure V.3, et la technique de mémorisation du stress mécanique
correspond à la Figure V.4. Dans les deux cas nous utilisons les mêmes dépôts, il ne s'agit ici
que du déplacement du recuit. La Figure V.5 présente les courbes de mérites de transistors
nMOS (à gauche) et pMOS (à droite) dans ces deux cas.
150
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
-5
-6
Référence
SMT
-7
-7
Ioff Log[A/µm]
Ioff Log[A/µm]
-6
nMOS, W=10µm
+6%
-8
pMOS, W=10µm
Référence
SMT
-8
-9
-9
-10
300
400
500
600
700
Ion [mA/µm]
800
-10
-350
900
-250
-150
Ion [mA/µm]
-50
Figure V.5 : Courbes de mérite Ion-Ioff à gauche des transistors nMOS et à droite des
transistors pMOS avec un procédé de référence et le procédé SMT.
Nous obtenons bien une augmentation des performances des dispositifs de type n à l'aide du
SMT. Nous évaluons ce gain à 6% de courant Ion à même courant de fuite Ioff. Cependant,
contrairement à ce que nous attendions, les dispositifs pMOS sont ici très dégradés, et ceci à
un tel point qu'ils sont devenus inutilisables.
La principale différence entre la publication de Ota et notre expérience est l’empilement de
matériau utilisé (un oxyde seulement pour Ota, contre oxyde/nitrure dans notre cas). Il
convient de noter que dans notre procédé standard nous faisons notre recuit d'activation avec
de l'oxyde sur les transistors, et que cela n'apporte rien en terme de performance,
contrairement à Ota qui utilise probablement un autre type d'oxyde que le notre. Cependant
nous verrons par la suite que tous les essais que nous avons pu faire avec différents oxydes,
n’ont montré aucune différence en terme de performance sur les dispositifs, qu’ils soient
nMOS ou pMOS.
En 2004, C-H Chen [Chen 04] lance le nom de Stress Memorisation Technique et propose
l'utilisation d'une couche d'oxyde et de nitrure spécialement dédiée à l'effet SMT. Il retire
alors le nitrure sur les transistors pMOS avant le recuit, ayant fait l’hypothèse que ce sont les
contraintes mécaniques créées durant le recuit dans les grilles P+ qui dégradent fortement les
performances des pMOS. Nous avons pu également faire cet essai avec une photolithographie
à l'aide du masque P+ qui permet alors de retirer le nitrure sur tous les dispositifs de type p.
La Figure V.6 donne la succession des étapes supplémentaires. Cela ajoute un coût
conséquent au procédé de fabrication car nous avons ici cinq étapes supplémentaires, dont une
photolithographie. La conséquence est que l'utilisation du SMT dans une technologie donnée
va beaucoup dépendre des spécifications demandées pour les transistors et du type de circuit:
C'est le compromis performance / coût de fabrication qui décidera.
151
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Espaceurs
Implantation source/drain
Dépôts Oxide/Nitrure pour la SMT
Circuit SRAM
NMOS avec
l'oxyde et le
nitrure
PMOS avec
l'oxyde
seulement
Photo avec le masque P+
Gravure du nitrure sur les pMOS
Recuit d'activation
Retrait du nitrure sur les nMOS
Désoxydation
Dépôts Oxyde/Nitrure pour le "SiProtect"
Photolithographie "SiProtect"
Désoxydation
Siliciuration
Figure V.6 : Succession des étapes pour retirer le nitrure au dessus des dispositifs pMOS
durant le procédé SMT. Photographie SEM vue de dessus d'un circuit SRAM après la
gravure du nitrure sur le pMOS.
Les résultats de ce type d'intégration ont été présentés par F. Bœuf [Bœuf 04]. Le gain obtenu
sur les transistors nMOS est alors le même (de l'ordre de 5% de courant Ion à courant Ioff
fixe), mais avec un pMOS qui cette fois ci fonctionne normalement (Figure V.7).
-6
Référence
Ioff Log[A/µm]
SMT avec retrait sur le pMOS
-7
Figure V.7 : Courbes de mérite Ion-Ioff
de transistors pMOS (W=10µm) avec un
procédé standard (Cf. Figure V.3) ou le
procédé SMT avec retrait du nitrure sur
les dispositifs de type p au moment du
recuit d'activation (Cf. Figure V.6).
-8
-9
0
-200
-400
Ion [mA/µm]
-600
152
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
V.2 Recherche d’explications pour l’amélioration du NMOS et la
dégradation du PMOS
Dans la section V.1, nous avons introduit la technique de mémorisation du stress mécanique.
Nous avons alors pu voir la problématique de ce procédé induisant des contraintes: La large
dégradation des dispositifs de type p semble rendre impossible l'intégration sans rajouter des
étapes supplémentaires. Il nous faut donc maintenant comprendre dans un premier temps
pourquoi le pMOS est dégradé et comment arriver à contrôler cet effet. Puis dans un
deuxième temps modéliser les effets obtenus sur les transistors nMOS afin de comprendre ce
phénomène de mémorisation de contrainte pour pouvoir l'optimiser.
V.2.1 Contexte de l'étude
Suite au premier paragraphe beaucoup de questions se posent quant aux mécanismes mis en
jeu dans la Technique de Mémorisation du Stress. Quel est l’effet de la recristallisation du
poly Silicium? La contrainte mécanique du nitrure joue t'elle un rôle? Existe-t-il réellement un
oxyde qui permette d'obtenir un gain de performance sur un type de transistor sans dégrader
l'autre? La dégradation du pMOS a t’elle une origine mécanique? Nous allons, dans cette
section, analyser successivement les différents paramètres pouvant influencer les résultats de
la SMT.
V.2.1.1 L'amorphisation et recristallisation de la grille en poly-silicium
Une des premières hypothèses formulées pour expliquer le phénomène de mémorisation des
contraintes est une recristallisation de la grille sous une couche contrainte. Rappelons tout
d'abord que les implantations de source et de drain (notamment l'arsenic pour les dispositifs
n) permettent d'amorphiser le poly-silicium. Cependant cet effet est limité à la partie la plus
superficielle de la grille. Au dessus d'une certaine dose implantée, c'est l'énergie qui va définir
la profondeur.
Il est par ailleurs connu que le germanium est, quant à lui, un atome de taille plus conséquente
(Si:110pm, As: 115pm et Ge:137pm) ce qui permet une amorphisation à un plus haut degré.
En jouant donc avec une telle implantation nous pourrons alors vérifier si l'effet SMT peut
être modulé. Auquel cas nous aurons vérifié notre hypothèse de recristallisation.
Il faut également savoir qu'une implantation de germanium (à assez forte énergie) se fait tout
juste après le dépôt du poly-silicium, et que dans le cas d'un procédé standard 65nm nous
utilisons des espaceurs déposés à haute température qui permettent à la grille en poly-silicium
de recristalliser avant même le procédé SMT (Figure V.8). En effet la recristallisation est très
rapide lorsque la température dépasse les 500°C [Morin 04]. Autrement dit après le dépôt du
poly-silicium, nous l'amorphisons sur la moitié de sa hauteur. Puis la grille est recristallisée au
moment du dépôt des matériaux des espaceurs (soit bien avant la technique SiProtec) à cause
de la haute température
153
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
100
500°C
530°C
recristallisation [A]
80
550°C
560°C
60
Figure V.8: Epaisseur de recristallisation à
différentes températures d'un poly-silicium
amorphe en fonction du temps.
40
20
0
0,01
0,1
1
temps [min]
10
100
La Figure V.9 montre schématiquement l'évolution de l'amorphisation de la grille durant les
différentes étapes. Nous obtenons une large partie de la grille amorphisée après l'implantation
germanium, qui recristallise ensuite durant le dépôt des espaceurs à haute température.
Zone
amorphe
Ge
Poly-Si
Si
1) Après le dépôt pleine plaque du polysilicium une implantation germanium est
faite qui permet de l'amorphiser.
2) La gravure grille est faite et suivie de
l'implantation des LDD.
As
3) Les espaceurs sont formés par les dépôts
Oxyde/Nitrure à haute température. Le polysilicium de grille recristallise. Ensuite vient
la gravure des espaceurs.
Zone
amorphe
4) Implantations des source/drain qui permet
une amorphisation superficielle de la grille
et des source / drain.
Figure V.9: Représentation schématique de l'évolution de l'amorphisation de la grille durant
un procédé de fabrication standard.
154
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Des essais ont donc été effectués en utilisant des espaceurs basse température dans le but de
préserver la grille amorphisée à plus de la moitié de sa hauteur et ainsi d'obtenir plus de
recristallisation de silicium durant les étapes de SMT. La comparaison du gain obtenu dans le
cas d'espaceurs standard et dans le cas d'espaceurs basse température nous aidera donc dans la
compréhension du phénomène. La Figure V.10 représente les proportions de grille dans
chacun des deux cas.
Espaceur
basse
température
Espaceur
haute
température
Figure V.10: Comparaison schématique de la proportion d'amorphisation de la grille en
poly-silicium avant le procédé SMT avec des espaceurs dit haute ou basse température.
La Figure V.11 nous montre le gain obtenu avec un budget thermique bas (espaceurs basse
température) donc en ayant une grille en poly-silicium où le niveau d'amorphisation est élevé
durant le SMT. Nous pouvons voir qu'il n'y a pas plus de gain que dans le cas où la grille n'est
que peu amorphisée: cas avec des espaceurs haute température (Figure V.5). Cela signifie
qu'avoir le poly-silicium de la grille plus amorphisé durant le procédé de mémorisation des
contraintes mécanique n'apporte rien en terme d'efficacité. Notre hypothèse est que ce n'est
pas la recristallisation de la grille sous contrainte qui induit le gain en performances,
contrairement a ce que proposent certaines publications [Ota 02], [Chen 04]. Nous verrons par
la suite un deuxième résultat qui confirme cette hypothèse.
Ioff Log[A/µm]
-7
Procédé basse température pour les espaceurs
-8
Figure V.11: Courbe de mérite Ion-Ioff
de transistors nMOS (W=1µm) ayant eu
un procédé basse température et dont la
Technique de Mémorisation du Stress à
pu être faite avec une grille de PolySilicium largement amorphisée.
+5%
-9
Référence
SMT
-10
300
400
500
Ion [µA/µm]
600
700
155
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
V.2.1.2 L'oxyde de l'empilement SMT
Dans notre procédé de fabrication standard (Figure V.3) le recuit d'activation se fait après la
gravure dite "SiProtect", donc avec seulement de l'oxyde sur tous les dispositifs.
Contrairement à la première publication sur la technique de mémorisation [Ota 02] nous
avons déjà vu que cela n'apportait rien en terme de performance. Cependant il reste très
intéressant de se pencher sur ce dépôt et d'essayer de trouver un oxyde qui nous permette
d'obtenir l'effet SMT. Nous avons pu, sur deux lots distincts, essayer différents dépôts. La
Figure V.12 présente les résultats des deux expériences avec différents types de SiO2 utilisés
comme couche pour la technique de mémorisation.
-6
-5
Référence
SMT Oxyde TEOS
SMT Oxyde SACVD
-7
SMT Oxyde TEOS en
tension
Ioff Log[A/µm]
Ioff Log[A/µm]
-6
Référence
-7
-8
SMT Oxyde Silane
-8
-9
-9
Vdd=1V
Vdd=1,2V
-10
-10
0
250
500
Ion [µA/µm]
750
1000
0
200
400
Ion [µA/µm]
600
800
Figure V.12: Courbe de mérite de transistors nMOS de 2 expériences avec 4 différents
oxydes utilisés pour la technique de mémorisation des contraintes. A gauche avec une
technologie LP 65nm (W=10µm) et à droite avec une technologie LP 45nm (W=1µm).
Nous avons donc déposé quatre oxydes différents: 3 PECVD avec comme précurseur soit le
TEOS soit le silane, et dont l’un est en tension, et 1 SACVD avec de l'ozone (O3) comme
précurseur (Cf. Chapitre III). Aucun de ces quatre oxydes n'a engendré de gain de
performance sur les dispositifs nMOS. Les transistors pMOS n'ont également subit aucune
modification dans leur fonctionnement électrique.
N'ayant réussi à créer un effet SMT avec un oxyde seul, nous pouvons conclure qu'il n'est pas
le matériau qui permet le phénomène de mémorisation des contraintes. Les cas où nous avons
pu observer une augmentation de performance (Figure V.5) des transistors nMOS avec la
technique SMT sont ceux dans lesquels nous utilisions un empilement oxyde/nitrure de 20nm
pour chacune des deux couches.
Donc, si l'effet qui produit la contrainte dans le Poly-Silicium vient du nitrure, il doit donc
être profitable de réduire la couche d'oxyde (Historiquement présente dans les couches
utiliséss pour le SiProtect) pour augmenter d’autant la couche de nitrure. Mais il est difficile
de retirer complètement l'oxyde pour ne garder que le nitrure, nous avons donc fait des essais
avec une épaisseur réduite, de 80A (au lieu des 200A dans les expériences précédentes), ce
qui reste intégrable, avec une épaisseur de nitrure plus forte, de l'ordre de 350A. Nous
156
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
pouvons alors voir sur la Figure V.13 que l'effet SMT sur le transistor nMOS est beaucoup
plus marqué: de l'ordre de 10%. Il est également important de noter que dans nos précédents
résultats nous n'avions pas vu de modulation de gain avec l'épaisseur de nitrure.
Il est donc possible de contrôler le phénomène de mémorisation des contraintes en approchant
le nitrure de la grille en poly-silicium durant le recuit d'activation. Cela nous permet donc de
conclure que le nitrure semble être le matériau qui créée l'effet SMT le plus marqué. La
prochaine étape va donc être de modifier ce nitrure afin de valider cette hypothèse et d'essayer
de comprendre ce qu'il se passe durant le recuit d'activation.
Ioff Log[A/µm]
-6
Oxyde: 80A
SiN: 350A
+11,5%
-7
-8
Référence
SMT avec un oxyde fin
Figure V.13: Courbes de mérite Ion-Ioff de
transistors nMOS (W=1µm) et dont l'essai de
Technique de Mémorisation du Stress à été
fait avec des épaisseurs de couches d'oxyde
et de nitrure différentes par rapport à un
procédé standard (5% de gain avec 20nm
d'oxyde et 20nm de nitrure; 12% avec 8nm
d'oxyde et 35nm de nitrure).
-9
500
600
700
Ion [µA/µm]
800
V.2.1.3 Le choix du nitrure
Le nitrure semble être une pièce maîtresse de l’effet de mémorisation des contraintes
mécaniques. Dans le but de comprendre les phénomènes qui ont lieu durant le recuit, aussi
bien pour les dispositifs nMOS que pMOS, nous avons étudié différents nitrures pour le
procédé SMT. Un des points essentiels à éclaircir est la dégradation du transistor pMOS. En
effet, si nous avions une augmentation de performance du NMOS sans aucune dégradation du
PMOS, l'intégration de cette technique dans la technologie CMOS deviendrait possible.
Nous avons tout d'abord deux techniques différentes de dépôt (Cf. IV.1.2.1). La principale
différence entre le RTCVD et le PECVD est la température de dépôt. Le premier se fait à une
température où le poly-silicium recristallise déjà. En d'autres termes, avant même que nous
commencions à déposer le SiN, la plaque de silicium étant dans la chambre du réacteur
RTCVD, les grilles en poly-silicium se retrouvent déjà recristallisées. Ce n’est pas le cas pour
le dépôt PECVD qui est dit froid (ce dernier est beaucoup plus utilisé en microélectronique).
Nous avons également mesuré leur niveau de contraintes intrinsèques sur des plaques sans
motifs (Cf. III.1.2.2) et ceci après le dépôt. En d'autres termes, ces mesures ne tiennent pas
compte des éventuels budgets thermiques qui pourraient les affecter ultérieurement.
Notons que les nitrures mentionnés dans la littérature pour le SMT présentent des contraintes
en tension.
157
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Enfin leur densité est un paramètre intéressant à prendre en compte et donc à caractériser.
Pour cela, nous avons utilisé le temps de gravure en milieu humide par l'acide fluorhydrique
(HF). En comparant ce temps à celui qu'il faut avec la même dilution de HF pour graver de
l'oxyde thermique, nous obtenons alors le ratio de gravure humide, ou Wet Etch Rate (WER).
A cause du temps que cela peut prendre pour caractériser plus complètement un nitrure, et des
équipements nécessaires (Par XRR par exemple: X Ray Reflectometry) nous avons choisi ce
moyen simple pour estimer la densité de nos nitrures. Ceux-ci ayant tous une bonne
stoechiométrie, nous pouvons dire que plus un nitrure sera dense, plus son temps de gravure
avec du HF sera élevé comme le montre la Figure V.14.
Densité du nitrure
2,9
R 2 =0,98
2,8
2,7
Figure V.14: Densité (caractérisée par
XRR) d'un nitrure stoechiométrique en
fonction de l'inverse de son ratio de
gravure humide (WER). [Laffosse 06]
2,6
2,5
2,4
0,01
0,1
1
1/WER [U.A]
10
Les quatre nitrures utilisés durant cette étude sont les suivants (cf. Tableau V.):
-Le nitrure A:
C'est celui qui a utilisé pour tous les résultats présentés jusqu’ici. Autrement dit, dans
un procédé standard sans SMT, ce nitrure est utilisé pour l'empilement de protection du
silicium contre la siliciuration. Nous savons donc que son utilisation pour le phénomène
de mémorisation des contraintes fonctionne assez bien pour le nMOS mais dégrade
fortement les transistors pMOS. Il possède une contrainte légèrement en compression et
reste un nitrure assez dense.
-Le nitrure B:
C'est un nitrure ayant une forte contrainte en tension. Il est donc généralement utilisé
pour des applications d'apport de contrainte comme dans le cas du CESL. C'est le
nitrure le moins dense utilisé ici.
-Le nitrure C:
Il présente un très faible niveau de contraintes mécaniques et n'est pas très dense. C'est
un nitrure qui sert essentiellement de référence dans les cas où nous voulons voir les
effets de contraintes.
158
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
-Le nitrure D:
Nous pourrons le considérer comme étant le plus dense, et ayant le plus de contraintes;
il est déposé à la température la plus haute (700°C) par une technique RTCVD, alors
que les trois précédents sont élaborés par un procédé assisté par plasma.
Les paramètres des nitrures que nous avons caractérisés sont résumés dans le Tableau V.1.
SiN Numero
A
B
C
D
Technique et
PECVD PECVD PECVD RTCVD
Température de
480°C
400°C
400°C
700°C
dépôts
Stress
instrinsèque
-120
1200
0
1300
[MPa]
1/Wet Etch Rate
1,43
0,17
0,5
3,32
"Densité" [au]
Tableau V.1 : Descriptif des différents nitrures utilisés pour obtenir une compréhension de
l'effet SMT.
Comme nous avons pu le voir dans le chapitre V.2.1.2 l'épaisseur de l'oxyde n'est pas anodine.
Cette étude ayant pour but de voir l'influence de différents nitrures, nous avons donc utilisé un
oxyde plus fin afin d'obtenir une meilleure appréciation du phénomène de mémorisation des
contraintes et ne pas trop atténuer la transmission des contraintes de la couche de nitrure vers
le poly-silicium.
Les deux sous chapitres suivants vont respectivement traiter des transistors de type P et de
type N. La compréhension de la dégradation des PMOS est nécessaire si nous voulons
pouvoir intégrer le SMT dans un procédé le moins cher possible. Ensuite, nous pourrons alors
optimiser le gain de performance sur le transistor nMOS.
V.2.2 Compréhension de la dégradation des dispositifs p
Dans cette section nous allons analyser les résultats sur les transistors pMOS afin de mieux
comprendre le phénomène de dégradation dont ils sont l’objet. Tout d'abord en s'intéressant
aux effets les plus importants, puis en resserrant l'étude sur les détails qui nous permettront de
valider nos hypothèses
V.2.2.1 Résultats généraux sur les pMOS
Nous avons mené plusieurs études afin d'éliminer certaines hypothèses concernant les causes
de dégradation des transistors pMOS. L'une des premières hypothèses avancées [Chen 04],
qui vient pourtant naturellement à l'esprit, est celle des contraintes mécaniques. En effet
comme nous avons pu le voir dans les chapitres précédents, les dispositifs pMOS et nMOS
réagissent généralement de manière opposée (exemple avec le CESL). Donc si nous
imaginons des contraintes créées dans toutes les grilles en poly-silicium (n et p), qui viennent
mettre le canal de conduction en tension biaxiale, la mobilité des électrons doit augmenter, et
celle des trous doit diminuer. L'une des méthodes très efficaces pour vérifier cela est
l'utilisation de deux orientations de substrats (Chapitre II). En effet, comme nous avons pu
159
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
déjà le voir dans les chapitre III et IV, quand les transistors pMOS sont orientés dans la
direction <100> ils deviennent alors très peu sensibles aux contraintes. Et ceci dans les trois
directions: X, Y et Z. D'où pas de dégradation si nous créons des contraintes en tension dans
le canal de silicium, cas de la technique de mémorisation des contraintes mécaniques.
-8
-8
pMOS <110>
Référence
SMT SiN A
-10
-11
-12
-450
Référence
-9
Ioff Log[A/µm]
-9
Ioff Log[A/µm]
pMOS <100>
SMT SiN A
-10
-11
-350
-250
-150
Ion [µA/µm]
-12
-450
-50
-350
-250
-150
Ion [µA/µm]
-50
Figure V.15: Représentation de la dégradation due à la Technique de Mémorisation du
Stress mécanique sur des transistors pMOS (Technologie LP 65nm, W=1µm) orientés
<110> (à gauche) et <100> (à droite).
Au vu des résultats de la Figure V.15, nous pouvons dire que la dégradation des transistors
pMOS avec la Technique de Mémorisation du Stress n'est pas sensible à l’orientation et n’est
donc pas due à des contraintes mécaniques. Il est tout à fait possible que la performance des
dispositifs pMOS <110> se trouve dans certains cas légèrement diminuée par des contraintes.
Mais le fait que ceux orientés <100> le soient aussi signifie qu'il existe donc une autre cause
principale que nous allons analyser dans la suite de ce chapitre.
Pour cela nous avons examiné les performances obtenues avec les différents nitrures utilisés
en tant que couches de SMT, et ceci avec un oxyde fin SiO2 de 80A°. La Figure V.16 montre
très bien que nous arrivons à moduler la dégradation du pMOS, et ceci jusqu'à quasiment plus
de dégradation avec le nitrure B: celui qui est le plus fortement en tension, mais aussi le
moins dense (table V.1). Le fait que les nitrures les plus contraints (B et D) aient des
comportements très différents pour le PMOS (le nitrure B ne provoque pas de dégradation de
performance) confirme la faible probabilité d’un effet de stress directement induit par le
nitrure dans la dégradation du pMOS.
160
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
-9
-8
Reference
SMT Stack A
Reference
Ioff Log[A/µm]
Ioff Log[A/µm]
Ioff Log[A/µm]
-11
Reference
SMT Stack C
SMT Stack D
SMT Stack B
-9
-10
-9
Reference
-10
-10
Ioff Log[A/µm]
-9
-11
-10
-11
-11
-12
-250
-150
Ion [µA/µm ]
-12
-12
-12
-350
-50
-250
-150
Ion [µA/µm ]
-150
Ion [µA/µm]
-50
-250
-150
-50
Ion [µA/µm]
Figure V.16: Représentation de la dégradation des transistors pMOS avec la Technique de
Mémorisation du Stress en ayant utilisé différents nitrures.
Nous allons maintenant pouvoir analyser plus en détail chaque résultat des transistors pMOS
afin de comprendre exactement d'où vient cette chute de performance. En commençant par les
dispositifs ayant une longue grille (L=1µm), puis ceux nominaux (L<100nm).
V.2.2.2 Les dispositifs longs
Observons tout d'abord les tensions de seuil des transistors pMOS ayant une longueur de
grille de 10µm avec ces différents essais (Figure V.17).
Tension de seuil Vth [V]
-0,5
-0,45
Figure V.17: Tension de seuil des
transistors pMOS (W=1µm, L=10µm)
ayant eu un procédé de fabrication dé
référence, ou un procédé SMT avec un
des différents nitrures utilisés pour cette
étude.
-0,4
-0,35
D
Si
N
C
SM
T
Si
N
SM
T
Si
N
B
A
SM
T
Si
N
SM
T
R
éf
é
re
n
ce
-0,3
Nous observons une forte réduction de la tension de seuil dans le cas de l'utilisation du nitrure
A pour le procédé SMT. Une réduction de Vth pour les dispositifs à grande longueur de grille
est rarement vue avec une telle ampleur : environ 130mV. Afin d'expliquer ce qui peut se
passer, nous devons examiner d'autres paramètres, comme la caractéristique C-V dans le but
de comprendre ce qui provoque ce décalage de tension de seuil. La Figure V.18 montre la
comparaison de C-V normalisé entre le procédé de référence et le procédé SMT avec le
nitrure A (cas où le pMOS a son Vth le plus dégradé).
161
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
0,9
Reference
SMT Stack A
0,8
C/Cmax
0,7
Figure V.18: Caractéristique C-V
(capacité d'oxyde, tension de grille) de
transistors pMOS (W=L=10µm) avec
un procédé de référence et le procédé
SMT.
0,6
0,5
0,4
0,3
-0,8
-0,6
-0,4
Vg-Vfb [V]
-0,2
Nous remarquons que la pente en inversion est plus faible dans le cas de la Technique de
Mémorisation du Stress. De façon imagée la capacité MOS à besoin de plus de temps pour
créer sa couche en inversion. Cela peut correspondre à des charges piégées à l'interface [Sze
81]. Mais ce n’est qu’une cause possible. Il se peut également que le dopage du canal soit
changé, en imaginant par exemple que des dopants de la grille aient traversé l'oxyde.
D'autres paramètres tels que la pente sous le seuil sont sensibles à ces charges:
S=
C Dep C it
KT
(1 +
+
) ln 10
q
C OX C OX
Équation V.1
Nous avons donc représenté sur la Figure V.19 les pentes sous le seuil de dispositifs pMOS à
canaux longs, avec et sans le procédé SMT, et avec le nitrure A qui représente le pire cas.
Avec ce nitrure, la pente est dégradée de 17%. Nous avons donc bien la confirmation de la
présence de charges fixes dans l'oxyde avec l'augmentation de la pente sous le seuil.
162
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Pente sous le seuil [mV/Dec]
105
100
95
Figure V.19: Pente sous le seuil de
transistor pMOS (L=1µm; W=10µm)
ayant eu un procédé de référence ou le
procédé SMT.
+17%
90
85
80
R
re
éfé
nc
e
kA
t ac
s
T
SM
V.2.2.3 Les dispositifs à courte longueur de grille
Ayant émis une première hypothèse sur la cause des décalages de la tension de seuil pour les
longs dispositifs, penchons nous maintenant sur les courts.
La tension de seuil des dispositifs est un paramètre très sensible qui permet de bien
comprendre ce qu’il peut se passer au niveau du dopage des jonctions. La Figure V.20
présente les Vth des dispositifs pMOS dont les figures de mérite ont été données sur la Figure
V.16 , en fonction de la longueur de grille.
-0,25
Reference
SMT Stack B
-0,3
SMT Sack C
SMT Stack D
Vth [V]
-0,35
SMT Stack A
-0,4
Figure V.20: Tension de seuil de
transistors pMOS (Technologie LP
45nm, W=1µm) en fonction de la
longueur de grille pour différents
nitrures durant le procédé SMT.
-0,45
-0,5
-0,55
-0,6
0,01
0,1
1
Longueur de grille [µm]
10
Tout d'abord nous pouvons nous rendre compte que beaucoup de choses ont été modifiées.
En effet nous observons deux phénomènes, qui n'ont habituellement pas lieu ensemble: la
tension de seuil des transistors longs a été diminuée, alors qu'elle a été augmentée pour les
plus courts. Ces variations sont conséquentes car elles dépassent pour la plupart les 100 mV,
comme nous le montre la Figure V.21. De plus, elles sont plus ou moins fortes selon le
163
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
nitrure utilisé pour le procédé SMT. On peut noter en particulier que ce ne sont pas les
nitrures les plus contraints (B et D) qui provoquent le plus de décalage de Vth, bien au
contraire.
T
SM
c
Sta
kD
kC
ac
S
T
SM
kB
tac
S
T
A
SM
ck
a
t
TS
0
SM
Figure V.21: Décalage de la tension de
seuil en absolu des transistors pMOS
(L=45nm; W=1µm) en fonction des nitrures
utilisés pour le SMT.
50
100
150
200
Décalage de Vth [mV]
Cette augmentation de tension de seuil est progressive en fonction de la longueur de grille, ce
qui est le signe d’un changement aux niveaux des implantations LDD, celles-ci prenant de
plus en plus d'importance dans le calcul de la tension de seuil quand on diminue le L. La
valeur de la capacité entre la grille et le drain (Capacité Miller: Cf. Figure IV.32) nous
renseigne sur la capacité dite de recouvrement ("Overlap") à travers les LDD. La Figure V.22
représente ses différentes valeurs en fonction des différentes expériences menées. Il faut
savoir que, lors des différents bilans thermiques et du recuit d'activation, les dopants des
LDD diffusent légèrement sous la grille ce qui crée ce dit recouvrement". Ceci permettant un
contrôle total du canal de conduction en éliminant tout risque d'obtenir une zone non dopée
par les LDD qui ne puisse être contrôlé par la grille. Mais de ce fait la longueur électrique ne
correspond donc pas à la longueur physique de la grille. Et dans le cas où ce recouvrement est
plus fort, cela correspond à transistor ayant une longueur électrique plus petite, et donc une
valeur de tension de seuil plus faible également (Chapitre I).
0,3
0,28
0,26
0,24
D
st
ac
k
SM
T
st
ac
k
T
SM
SM
T
st
ac
k
C
B
A
st
ac
k
T
SM
éf
ér
en
ce
0,22
R
Capacité Miller [fF/µm]
0,32
164
Figure
V.22:
Capacité
Miller de transistors pMOS
(W=1µm;
L=90nm)
en
fonction
des
différents
nitrures utilisés pour la
Technique de Mémorisation
du Stress. Le schéma
représentant une coupe de
transistor avec les LDD
montre un dispositif ayant
plus de recouvrement à
gauche qu’à droite.
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Nous pouvons remarquer que la Technique de Mémorisation du Stress mécanique a réduit la
capacité Miller. C'est donc comme si nous avions une extension plus faible du dopage des
LDD sous la grille. Toutes les plaques ayant eu les mêmes doses d'implantation, cela signifie
qu’un recuit d'activation fait avec une couche de nitrure sur les dispositifs (SMT) fait perdre
de la dose de bore (Dopant des LDD). Moins de bore dans les LDD réduit la capacité Miller et
augmente la tension de seuil jusqu'à une perte de performance au niveau des transistors. Nous
pouvons également remarquer que nous obtenons une très bonne corrélation entre le décalage
de tension de seuil (Figure V.21) et les variations de capacité (Figure V.22). Le SMT avec le
nitrure B a peu fait varier la capacité, et a donné le plus petit décalage de Vth. Contrairement
au nitrure A qui avec lequel nous avons eu un décalage de plus de 150mV avec une variation
de capacité de l'ordre de 20%. Il s'agit donc finalement d'un effet canal court classique.
V.2.2.4 Hypothèse de la dégradation du pMOS par l'hydrogène
Suite à ces résultats, nous pouvons maintenant émettre une hypothèse quant au mécanisme de
dégradation du pMOS. Tout d'abord nous avons pu voir que nous perdions de la dose de bore
des implantations LDD durant le procédé SMT. Cette perte, qui diminue les performances des
dispositifs pMOS en faisant chuter leur tension de seuil, est variable selon le nitrure utilisé.
De plus nous avons remarqué l'apparition de charges fixes pour les dispositifs les plus longs:
Cas où les pMOS ont subit la plus grosse variation de tension de seuil.
Dégradation pMOS avec SMT [%]
Si nous nous intéressons à la perte de performance des pMOS nous pouvons nous rendre
compte qu'elle est liée à la densité du nitrure, comme nous pouvons le voir le sur la Figure
V.23. Le nitrure déposé par RTCVD mis à part (déposé à haute température, ce qui ajoute un
budget thermique), plus le nitrure est dense, plus nous perdons de la dose dans les LDD
(Figure V.22): Les petits pMOS ont alors une tension de seuil plus forte et un mauvais
compromis Ion-Ioff.
5
0
-5
SiN RTCVD
Figure V.23: Modélisation de la
dégradation de performance de courant
Ion à courant Ioff fixe de transistors
pMOS (W=1µm) due au procédé SMT en
fonction de l'inverse du WER qui
correspond à la densité du nitrure utilisé.
-10
-15
-20
-25
-30
0,1
1
1/WER (Densité) [UA]
10
Il est connu que de l'hydrogène est présent dans tout le dispositif pendant le procédé de
fabrication: Dans les espaceurs, dans la grille, dans les différentes couches de matériaux…
Dans un procédé standard, sans ces couches, un recuit d'activation à plus de 1000°C fait
165
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
dégazer l'hydrogène. Or dans la technique SMT, nous avons une couche de nitrure qui
empêche cette évaporation comme le montre schématiquement la Figure V.24.
L'hydrogène, prisonnier dans le transistor, interagit avec les dopant durant le recuit. Il est bien
connu qu'il augmente la diffusivité du bore dans l'oxyde [Inaba 96], [Inaba 99] ou qu'il peut le
désactiver dans le silicium [Morin05], [Chakravarthi 03]. Cela équivaut donc dans les deux
cas à une perte de dose, ce qui est cohérent avec nos résultats électriques. De plus,
l’hydrogène étant également présent dans la grille en poly-silicium, il peut favoriser la
diffusion du bore à travers de l'oxyde de grille et ainsi créer des charges fixes, ou même le
faire directement traverser l'oxyde et modifier ainsi le dopage canal et donc la tension de
seuil, comme nous avons pu le voir sur certains transistors pMOS à grande longueur de grille.
H
H
SiN
Oxyde
H
H
H
H
B
H
B
B
H
H
H
H
B
H
B
B
B
H
H
B
Bore
Silicium
Figure V.24: Représentation schématique de l'effet de dégradation par l'hydrogène sur les
dispositifs pMOS durant le procédé de Technique de Mémorisation du Stress.
Les résultats électriques montrent également qu'avec un nitrure peu dense nous évitons de
trop perdre de la dose de bore et ainsi de trop abaisser les performances du pMOS. En effet,
dans ce cas, durant le recuit d'activation l'hydrogène pourra plus facilement dégazer à travers
ce nitrure. Moins d'hydrogène dans le dispositif, implique moins d'interactions avec le bore et
donc peu de dégradation comme nous montre la représentation schématique de la Figure
V.25.
Sur la Figure V.23 nous pouvons voir que le nitrure RTCVD échappe à cette règle. En effet il
est plus dense que le autres mais dégrade moins les dispositifs. Cela est probablement dû à la
température élevée de ce nitrure: l'hydrogène commencerait à dégazer avant même le début
du dépôt, ce qui aurait pour effet de moins consommer de bore.
166
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Nitrure haute
densité
Nitrure "poreux":
basse densité
Oxyde
H
H
H
H
B
H
H
H
B
B
B
B
H
B
Bore
Silicium
Figure V.25: Représentation schématique du rôle de l’hydrogène dans la technique SMT sur
les transistors pMOS ,avec un nitrure dense à gauche et un nitrure peu dense à droite.
Nous avons donc retenu le dégazage de l’hydrogène comme l’hypothèse la plus plausible pour
expliquer la dégradation qui intervient sur le transistor pMOS lors du recuit d'activation avec
la Technique de Mémorisation du Stress mécanique.
V.2.2.5 Optimisation des implantations
Du point de vue de l'intégration, nous pouvons voir qu'avec le nitrure le moins dense, le
pMOS n'est que peu dégradé et il serait simple de corriger la dose de bore en modifiant les
implantations LDD. Cette optimisation des implantations a été proposée par [Horstmann 05],
qui cependant n'a pas expliqué comment et pourquoi il arrive à éviter cette diminution de
performance.
Nous avons pu faire un essai avec différentes conditions d'implantation afin de vérifier cette
hypothèse. Nous pouvons voir les résultats de cette étude sur la Figure V.26.
167
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
-6
Augmentation
des extensions
Ioff Log[A/µm]
-7
-8
Figure V.26: Courbe de mérite IonIoff de transistor pMOS (W=0,6µm)
ayant eu le procédé de référence ou
le procédé SMT avec différentes
conditions d’implantations pour les
extensions.
-9
-10
Référence
Condition 1
-11
Condition 2
Condition 3
-12
-400
-300
-200
Ion [µA/µm]
-100
0
Nous remarquons que la technique de mémorisation des contraintes dégrade toujours les
dispositifs pMOS. Cependant en modifiant les conditions d’implantations pour les extensions,
nous arrivons à moduler cette dégradation : l'effet SMT, comme nous venons de le voir, nous
fait perdre de la dose au niveau des jonctions d'extension. Donc en augmentant cette dose,
cela nous permet d'avoir ainsi de la marge, et donc d'obtenir des pMOS moins dégradés. Donc
ces résultats confirment notre hypothèse.
V.2.3 Compréhension et modélisation mécanique de l’effet SMT sur le
nMOS
Le phénomène induisant une chute de performance des transistors pMOS est maintenant
compris. A partir des résultats électriques obtenus et avec les paramètres matériaux des
nitrures, intéressons nous maintenant aux mécanismes qui sont à l'origine de la création d'une
contrainte mécanique dans la grille en poly-silicium du nMOS.
V.2.3.1 Résultats électriques sur les nMOS
Le but de la SMT est d'obtenir un gain de performance sur les dispositifs nMOS. Les premiers
essais effectués, sans aucune modification des recettes de dépôt, ni optimisation, nous ont
donné une augmentation de l'ordre de 5% du courant de conduction, à courant de fuite
équivalent. Le nitrure utilisé dans ces différentes études a été le nitrure A, celui qui est utilisé
comme masque dur dans notre procédé standard pour la protection de la siliciuration.
Le type de nitrure semblant être la clé pour comprendre l’ensemble des mécanismes mis en
jeu dans la technique SMT, nous avons donc utilisé tous ceux dont nous disposions (Tableau
V.) afin de mieux comprendre d'où viennent ces contraintes mécaniques dans la grille en polysilicium. La Figure V.27 présente les courbes de mérite obtenues avec un procédé standard de
référence et avec le procédé SMT avec nos différents nitrures.
168
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
-6
-6
-6
-6,5
Reference
-8
-9
500
-7
+13,5%
+6,5%
-8
-7
+8%
Ioff Log[A/µm]
+11,5%
Ioff Log[A/µm]
-7
Ioff Log[A/µm]
Ioff Log[A/µm]
SMT Stack C
-8
-7,5
Référence
Reference
Reference
SMT SiN A
SMT Stack B
SMT Stack D
600
700
Ion [µA/µm ]
800
-9
500
600
700
800
Ion [µA/µm ]
-9
500
600
700
Ion [µA/µm ]
800
-8,5
500
700
Ion [µA/µm ]
Figure V.27: Courbes de mérites Ioff-Ion de transistors nMOS (Technologie LP 45nm,
W=1µm) avec différents nitrures pour la Technique de Mémorisation du Stress mécanique.
Comme nous pouvons le voir, le gain en performance des transistors nMOS est très sensible
au nitrure utilisé pour la technique de mémorisation. Ces variations vont de 6% à près de
14%. Nous remarquons que le gain le plus faible obtenu correspond au nitrure ayant une forte
contrainte en tension, et étant le moins dense (le numéro B). Rappelons que c'est
malheureusement avec celui-ci que nous avons obtenus le moins de dégradation sur les
transistors pMOS (Figure V.16).
V.2.3.2 Paramètres matériau du nitrure
Bon nombre de publications ([Ota 02], [Chen 04], [Singh 05] ou encore [Yin 06]) ont insisté
sur le fait que leurs auteurs avait utilisé un nitrure ayant une contrainte en tension la plus forte
possible, afin d'obtenir le meilleur gain possible avec la SMT. De notre côté, nous avons pu
clairement voir des valeurs de gains différents selon le nitrure utilisé. Chacune de nos couches
ayant des contraintes intrinsèques différentes, il était donc naturel d’envisager une forte
corrélation entre les contraintes mécaniques des couches et le gain obtenu pour le nMOS par
la technique de mémorisation. La Figure V.28 présente ainsi le résultat obtenu : en ne
montrant aucune corrélation entre le gain et l’état de contrainte de nos quatre nitrures, il
remet complètement en cause l’hypothèse selon laquelle ce gain serait directement lié à l’état
de contrainte intrinsèque dans le nitrure après dépôt.
Il y a cependant un paramètre que nous n'avons pas encore pris en compte ici, il s'agit du
comportement thermique de chaque nitrure, en d’autres termes de l’impact d’un recuit sur ses
contraintes intrinsèques. En effet le stress mécanique peut évoluer suite à un recuit, non pas à
cause des contraintes thermiques, mais à cause d’un réarrangement atomique au sein du SiN.
Tous les nitrures ne voient pas leurs contraintes évoluer de la même façon pendant un recuit,
mais cette modification peut être assez importante pour certains d’entre eux. Si nous prenons
l'exemple du nitrure A, il a un niveau de contrainte qui passe de -120MPa à 850MPa après un
recuit typique. Donc durant le procédé SMT, en plus des contraintes thermiques dues à la
dilatation, les contraintes dans les nitrures évoluent. Cependant, même si nous considérons la
contrainte après recuit, cela ne change pas le fait que nous avons obtenu beaucoup moins de
gain avec le nitrure à 1.2GPa (qui lui n'évolue quasiment pas avec la température). La
contrainte de la couche de nitrure après recuit semble donc importante mais elle n'est pas
l'élément principal pour la compréhension du phénomène de Mémorisation du Stress
mécanique.
169
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Gain nMOS avec le SMT [%]
16
14
12
Pas de corrélation
10
Figure V.28: Gain en courant des
transistors nMOS avec la Technique de
Mémorisation du Stress en fonction du
stress du nitrure utilisé.
8
6
4
2
0
-0,2
0
0,2
0,4
0,6
0,8
1
1,2
1,4
Stress du nitrure [GPa]
Ainsi, contrairement aux idées reçues, la contrainte mécanique intrinsèque dans les couches
de nitrure n'est donc pas le paramètre clé de la compréhension du phénomène SMT. La
Figure V.27 nous a permis de mettre en évidence que la densité semble être un paramètre
beaucoup plus important: nous avons en effet obtenu le meilleur gain à l'aide du nitrure le plus
dense, et le gain le plus faible avec le moins dense. Ceci est particulièrement évident sur la
Figure V.29 qui compare le gain à la densité.
Gain du nMOS avec SMT [%]
16
14
12
10
Figure V.29: Représentation de la
modélisation du gain des transistors
nMOS (W=1µm) en fonction du WER
représentant la densité du nitrure
utilisé.
8
6
4
2
0
0,1
1
1/WER (Densité) [U.A.]
10
Cette figure montre la très bonne corrélation qu'il existe entre ces deux paramètres. La densité
du nitrure serait donc le paramètre clé, qui permettrait de moduler le gain en performance
obtenu sur les dispositifs de type n. Ce résultat va nous permettre maintenant de proposer une
explication cohérente du mode opératoire de la technique SMT.
170
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
V.2.3.3 Une proposition d’explication du phénomène SMT
Nous avons vu que l’hypothèse formulée par Ota dans sa première publication [Ota 02], celle
d'une déformation plastique de la grille en poly-silicium, n’était pas confirmée par nos propres
observations : les différentes coupes TEM faites sur des échantillons ayant eu la Technique de
Mémorisation du Stress mécanique n’ont jamais révélé de telles déformations.
Il reste cependant assez clair que ce phénomène est d'origine thermomécanique, et vient de la
couche de nitrure. En effet durant le recuit d'activation elle doit transmettre ses contraintes à
la grille de Poly-Silicium. La taille des grains augmente du fait de la température, mais ceci
sous contrainte dans le cas du SMT (Avec un procédé standard, il y aura également une
évolution des grains durant le recuit). Nous obtenons donc une structure différente selon que
la grille est recuite avec ou sans liner au dessus. Et, telle une trempe qui va figer la structure
d'un métal, la descente brutale à une température ambiante va permettre au poly-silicium de
conserver cette structure et d'engendrer une contrainte mécanique. Et ceci sans qu'il y ait pour
autant une déformation plastique
Avec ces tailles des grain différentes, et sachant que la présence des espaceurs et du nitrure
s’opposent à l’expansion en volume de la grille, une déformation en compression va
apparaître. Cette déformation est alors proportionnelle à la contrainte induite par la couche de
nitrure:
ε Poly = K .σ Liner
Équation V.2
où le coefficient de proportionnalité K dépend des propriétés du matériau utilisé pour créer
l'effet SMT, ainsi que des propriétés du poly-silicium. A partir de cela K n'est pas linéaire et
peut être très différent d'un nitrure à un autre.
Maintenant, lors du recuit, de nombreux paramètres vont être modifiés, en commençant par la
contrainte de la couche de nitrure. Comme nous avons pu le voir dans le chapitre I, il y a
plusieurs origines aux contraintes. L'une est le stress mécanique intrinsèque et une deuxième
est le stress mécanique thermique.
σ SiN = σ int (T ) + σ th (T )
Équation V.3
Ces deux termes, contrainte intrinsèque et contrainte thermique, étant modifiés par la
température, nous pouvons alors écrire:
σ in (T ) = σ (T0 ) +
dσ
ΔT
dT
Équation V.4
σ th (T ) = Δα .ΔT .E
Équation V.5
E étant le module d'Young du matériau.
171
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Des travaux de Hughey [Hughey 03] ont montré que le module d'Young d'un nitrure était lié à
sa densité. Donc lorsque nous utilisons un nitrure dense pour obtenir un effet de mémorisation
du stress mécanique fort, c'est à travers le module d'Young de la couche que cet effet va se
produire. En effet quand on regarde l'Équation V.5, la contrainte thermique est directement
proportionnelle à E. Un nitrure dense utilisé pour le SMT va, durant le recuit d'activation,
induire un stress mécanique d’autant plus élevé que son module d'Young sera plus grand, et
donc une plus forte composante de contrainte thermique. Cela va donc jouer sur la
déformation que nous allons obtenir dans la grille avec la Technique de Mémorisation du
Stress et donc sur les performances des dispositifs nMOS.
Enfin, en faisant l'hypothèse que le coefficient K de l'Équation V.2 soit lui aussi
proportionnel à E, ceci augmenterait le poids du paramètre densité du nitrure dans l'effet
SMT. Un nitrure plus mou (à faible module d'Young) aura tendance à relâcher ses contraintes
et donc moins les transmettre.
Afin de conclure sur l'explication sur l'effet de mémorisation des contraintes, nous ne pouvons
pour l'instant qu'émettre des hypothèses. Pour avoir la solution définitive à ce problème il
faudrait encore bon nombre d'essais, suivis de caractérisations poussées. En attendant,
essayons d’apporter un éclairage complémentaire à ces questions, par le biais de la simulation
mécanique. C'est ce que nous allons faire dans la partie suivante.
V.2.3.4 Simulation mécanico-thermique
Nous avons essayé de modéliser mécaniquement l'effet de la Technique de Mémorisation du
Stress mécanique à l'aide de simulations, afin de bien comprendre la transmission de cette
contrainte à la zone qui nous intéresse: le canal de conduction en silicium du transistor.
Bon nombre de mécanismes différents ont lieu durant un recuit: Modification des propriétés
mécaniques des matériaux, changement de niveau de stress, croissance des grains,
recristallisation des parties amorphes… Il est donc très difficile, sinon impossible dans l’état
actuel des outils de simulation, de prendre en compte tous ces effets et ainsi de modéliser
correctement le phénomène de Mémorisation du Stress.
Dans la plupart des publications [Ota 02], [Chen 04], il n'est proposé que l'application d'un
stress mécanique en tension dans la couche de nitrure (ou d'oxyde), ce qui crée alors une
contrainte compressive dans le volume de la grille de poly-silicium, tout comme avec les
couches CESL (Chaiptre IV). La simulation mécanique permet alors de voir quantitativement
comment les contraintes sont transmises de la couche de nitrure jusqu’au canal, en supposant
un comportement purement élastique des différentes couches. Quant à L.S. Adam [Adam 05],
il propose une simulation élasto-plastique basée sur l'hypothèse de K. Ota [Ota 02]: C'est la
déformation plastique de la grille qui permet de créer ces contraintes. Ce n'est peut être pas
exactement ce qu'il se passe durant le recuit mais, contrairement aux autres auteurs, il prend
en compte le phénomène thermique qui a notre sens est très important (Il simule la monté en
température).
Pour notre part, nous avons voulu vérifier que la modification des propriétés du nitrure, tel
que son module d'Young, modifiait les résultantes dans le poly-silicium pendant le recuit. Par
contre, nous n’avons pas pu prendre en compte l'évolution de la taille des grains en fonction
de la température et de la contrainte avec les logiciels à notre disposition. Nous nous sommes
donc limités à la simulation de la transmission du stress du nitrure vers la grille.
172
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Les résultats obtenus montrent, tout d'abord, que le fait de recuire la grille avec une couche de
nitrure crée bien une contrainte en compression dans le poly-silicium. La Figure V.30
présente alors la variation des contraintes en compression au centre de la grille à la suite d'un
recuit à 1000°C en fonction de la variation du module d'Young du nitrure, qui représente ici la
modification de densité.
Plus compressif
Syy
Y
10
Z
X
Szz
5
Sxx
0
SiN plus dense
Variation de la contrainte compressive [%]
15
Figure V.30: Résultats de simulation
montant la variation de la contrainte
compressive dans la grille en poly-silicium
dans les trois directions en fonction de la
variation du module d'Young du nitrure
utilisé pour la Technique de Mémorisation
du Stress.
Moins compressif
-5
0
10
20
30
40
50
variation du module d'Young du SiN [% ]
Le transistor simulé ici possède une longueur de 45nm, une largeur de 0,3µm et une hauteur
de poly-silicium de 100nm.
Avec l'augmentation de la densité du nitrure, et donc de son module d'Young, il y a une
augmentation de la compression dans la grille en poly-silicium durant le recuit. Cela va donc
bien augmenter le phénomène SMT.
Des modifications au niveau de la croissance de grain de poly-silicium vont alors s'opérer et
se figer avec la redescente à la température ambiante, ce qui va permettre d'obtenir une grille
ayant des contraintes compressives. Cela va donc provoquer un stress mécanique en tension
biaxiale dans le plan au niveau du canal de conduction, et en compression verticalement. Tout
comme le CESL en tension, nous avons ici la combinaison qui est favorable pour la mobilité
des électrons, et donc bénéfique pour les transistors nMOS.
Ces résultats de simulation ne nous donnent pas la solution complète du problème mais
permettent de soutenir une hypothèse plus précise quant au phénomène de mémorisation des
contraintes. Nous pouvons ainsi alors être certains que lors du recuit, la couche de nitrure
servant pour l'effet SMT induit une contrainte en compression dans la grille en poly-silicium.
Et ceci à un niveau d'autant plus élevé que le SiN en question est dense, donc possède un
module d'Young élevé. C'est ensuite que nous ne savons exactement ce qui a lieu dans le
poly-silicium mais cela doit permettre de conserver une partie de ces contraintes mécaniques
du fait de la redescente en température rapide.
173
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
V.3 Effets des dimensions sur le gain du NMOS
Nous avons pu trouver un nitrure avec lequel nous obtenons un gain de 6% de courant de
conduction à courant de fuite constant avec la Technique de Mémorisation du Stress
mécanique (Nitrure B: Cf. Figure V.27). Cette amélioration ne s’accompagne que d’une
légère dégradation sur les dispositifs pMOS (Nitrure B: Cf. Figure V.16) qui devrait pouvoir
être facilement corrigée. Cela facilite donc grandement l'intégration de cette technique et c'est
en partant sur les résultats de SMT avec le SiN basse densité que nous allons maintenant nous
intéresser aux effets de dimensions des transistors.
La Figure V.31 rappelle les paramètres de dimensions critiques pour un transistor.
LPP
L
LS/D
Figure
V.31:
Représentation
schématique
des
dimensions
critique pour un transistor.
W
V.3.1 Diminution de la longueur de grille
La première dimension critique est bien entendu la longueur de grille. Comme nous pouvons
le voir dans la Figure V.32, il y a une augmentation du gain avec la diminution de L. Pour les
plus longs dispositifs (qui ne sont quasiment pas utilisés dans les circuits), nous pouvons
remarquer une légère dégradation. Puis à partir de 1µm, la variation de transconductance Gm
progresse, et cela d'autant plus que le dispositif est peu large. Nous pouvons remarquer que
nous avons le même comportement en fonction de L quelque soit la largeur d'active. En ce qui
concerne les transistors les plus courts, nous devrions observer une diminution du gain tout
comme nous l’avons fait avec le CESL. C'est-à-dire une saturation du gain en courant.
Cependant, nous n'avons pas pu mesurer les dispositifs inférieurs à 65nm pour le confirmer, à
cause d’une trop large dispersion des caractéristiques électriques.
20
Variation de Gm max [%]
W=0,3µm
15
Figure V.32: Variation du
maximum de transconductance de
transistor nMOS due à la
Technique de Mémorisation du
Stress en fonction de la longueur
de grille.
10
W=1µm
5
0
-5
0,01
0,1
1
Longueur de grille L [µm]
10
174
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Essayons de comprendre comment la contrainte est transmise au canal de conduction dans le
cas des canaux courts. La Figure V.33 nous montre le profil de contrainte (simulé) dans les
trois directions dans le canal de conduction. Il s'agit il d'un dispositif large (W=0,5µm) et long
(L=1µm), et la coupe est dans le sens de la longueur, du centre du canal vers le bords de la
grille coté drain (ou source: le dispositif est symétrique).
200
Sxx
Coupe du
profile dans
le silicium
150
Contrainte [MPa]
Y
100
Effets de
bords
50
Syy
Z
X
L=1µm
0
-50
Centre du
canal
-100
Szz
-150
0
0,25
0,5
Figure V.33: Profil de contrainte dans le
canal de conduction et dans le sens de la
longueur de grille (Cf. schéma au dessus)
donnée par les simulations pour un
transistor de taille W=0,5µm et L=1µm.
Position dans le canal [µm]
Pour mémoire, rappelons que les contraintes induites par le CESL se transmettaient par les
bords du canal, avec essentiellement des effets indirects dans le sens vertical, donc très
favorables pour la modification de la mobilité des électrons (Cf. Chapitre IV).
Tout comme les couches de nitrure contraint, l'effet de la contrainte transmise par la grille en
poly-silicium se voit essentiellement sur les bords du canal de conduction. Ainsi, nous
pouvons voir une contrainte beaucoup plus en tension dans la direction X et beaucoup plus en
compression dans la direction Z. De ce fait, et comme pour la couche CESL vue dans le
chapitre IV, cet effet de bord s’amplifie est conservé alors que nous diminuons la longueur de
la grille. Nous obtenons alors un canal en tension dans le sens du courant et en compression
dans le sens vertical, comme nous pouvons le voir sur la Figure V.34 qui résume les valeurs
moyenne de contrainte dans les trois directions dans le canal de conduction obtenu pour un
dispositif à faible L. Cela est donc très bénéfique pour la mobilité des électrons, tout comme
nous avons pu l’observer sur les résultats électriques.
175
Contrainte moyenne dans le canal [MPa]
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
500
400
X
300
Figure V.34: Contrainte moyenne dans le
canal de conduction dans les trois directions
après la Technique de Mémorisation du
Stress mécanique. (W=0.5um, L=65nm)
200
100
Y
0
Z
-100
-200
Ces résultats de contrainte dans le canal de silicium reste qualitatifs, et ne doivent être utilisés
que pour cela. Il serait plus qu'hasardeux de prétendre qu'ils correspondent à la réalité du fait
qu'ils résultent de simulation où nous n'avons pas pu prendre tout les effets et phénomènes en
compte. Par contre il reste certain que la mémorisation des contraintes mécanique dans la
grille en poly-silicium permet d'obtenir, pour les plus petites longueurs, un canal en tension
dans le plan avec une légère compression dans le sens vertical.
Par contre, nous nous attendons à obtenir le même effet que le CESL pour les plus petites
longueurs de grille, à savoir le passage par un maximum du gain. En effet tout comme les
liners contraints, les effets canaux courts viennent perturber les facteurs mérite pour les plus
petites longueurs.
V.3.2 La surface d'active
V.3.2.1 Largeur d'active
La largeur d'active (ou de grille) a également une importance sur le gain que peut nous
apporter le SMT sur les dispositifs nMOS, comme nous avons déjà pu le voir sur la Figure
V.32. En effet avec un transistor plus étroit nous avons un gain qui, qualitativement évolue de
la même façon en fonction de la longueur de grille, mais qui, quantitativement, est beaucoup
plus important. Le comportement du gain en fonction de la largeur d'active pour une longueur
de grille donnée est tracé sur la Figure V.35.
176
Variation de Gm Max avec SMT [%]
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
30
25
20
Figure
V.35:
Variation
de
la
transconductance maximum de transistor
nMOS (L=65nm) avec la Technique de
Mémorisation du Stress mécanique (Nitrure
B) en fonction de la largeur d'active.
15
10
5
0
0,1
1
Largeur d'active W [µm]
Avec la diminution de W nous avons un accroissement du gain jusqu'à 25% comme nous
pouvons le voir sur les Figure V.36. Cette dernière nous présente la transconductance d'un
transistor nMOS ayant eu un procédé standard et un ayant eu le procédé SMT avec le nitrure
qui dégrade le moins les pMOS (Nitrure B). Donc avec un SiN qui semble le plus intégrable
dans un procédé CMOS (dans une technologie bas coût), nous arrivons à obtenir un gain
conséquent sur les dispositifs les plus étroits.
30
SMT
+25%
25
Figure V.36: Transconductance Gm
(Vd=50mV)
de
transistors
nMOS
(Technologie LP 45nm, W=0.11µm,
L=65nm) ayant eu un procédé de
référence et un procédé de Mémorisation
du Stress (Nitrure B) en fonction de la
tension de grille Vg.
Gm [µS]
20
15
10
Référence
5
0
0
0,5
1
Vg [V]
Tout comme pour la longueur de la grille nous avons simulé mécaniquement cet effet afin de
mieux comprendre ce qu'il se passe dans le canal de conduction. La Figure V.37 montre le
profil de contrainte selon une coupe transversale dans le sens de la largeur pour un transistor
large et long.
177
150
Syy
Contrainte [MPa]
100
Z
Effets de
bords
50
Coupe du
profile dans
le silicium
Y
Sxx
X
W=1µm
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
0
-50
Centre du
canal
-100
Szz
-150
0
0,25
Position dans le canal [µm]
0,5
Figure V.37: Profil de contrainte pour les
trois directions dans le canal de
conduction et dans le sens de la largeur
d'active (Cf. Schéma ci-dessus) donné par
les simulations pour un transistor de
taille W=1µm et L=1µm.
Comme nous pouvons le voir nous avons un effet quasi identique à ce que nous avons obtenu
dans le sens de la longueur du canal de conduction. Autrement dit, nous avons ici un
phénomène d'effet de bord qui augmente la contrainte en tension dans la direction Y et en
compression dans la direction Z. D'où encore une fois les mêmes effets, à savoir une hausse
de ce type de contrainte lorsque nous allons diminuer la largeur d'active, et ainsi amplifier cet
effet de bord. La Figure V.38 nous présente les ratios de peuplement des vallées Δ2 au bord et
au centre du canal
Peuplement relatif des vallées Delta2 Canal long
1.00
ratio centre
ratio bord
ratio no-stress
ratio
0.90
0.80
0.70
0.60
0.50
-1.00
1.00
3.00
5.00
7.00
Figure V.38: Simulation du
peuplement relatif des vallées Δ2
avec les contraintes obtenues au
centre et au bord du canal par les
simulations mécaniques de la
Figure
V.37
(simulations
quantiques en gaz 2D avec le
modèle de Bir&Pickus)
9.00
Efield (MV/cm)
V.3.2.2 Distance grille-STI
Une autre dimension de l'active qui parait importante est la distance entre la grille et le bord
de tranchée STI, notée LSD. En effet, cette zone qui définit les régions de source et drain, sert
de zone tampon pour les contraintes induites par l'isolation par tranchée, comme nous avons
pu le voir dans le chapitre III. Pour la Technique de Mémorisation du Stress mécanique,
l’hypothèse que la transmission des contraintes se fait par les source et drain est réaliste. La
recristallisation du silicium sous nitrure de ces régions créerait alors ce stress mécanique qui
augmenterait les performances des dispositifs nMOS
178
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Il est donc important de voir si la variation de longueur des sources et drain est un paramètre
important dans la modulation du gain dû au SMT. La Figure V.39 montre le gain obtenu en
fonction de deux paramètres dimensionnels: W et LSD.
Gain [%]
20-25
0,48
15-20
10-15
5-10
0,25
Longueur des source drain [µm]
2,4
0,175
0,15
0,3
0,6
1
Largeur de grille W [µm]
Figure V.39: Gain obtenu à l'aide de la Technique de Mémorisation du Stress sur des
dispositifs nMOS (Technologie 45nm basse consommation, L=45nm) en fonction de la
largeur de grille et de la longueur des zones de source et drain.
Nous pouvons alors voir que le principal paramètre reste la largeur d'active W. C'est elle qui
va moduler le gain en priorité. Remarquons tout de même une légère amélioration du gain
entre les grandes et les petites dimensions de LSD. Mais un dernier paramètre reste à prendre
en compte pour expliquer cette dernière tendance: La présence de lignes de poly-silicium
supplémentaires sur les dispositifs les plus grands qui n'apparaissent pas pour les petites
tailles du fait du manque de place comme nous le présente la Figure V.40.
Ces lignes supplémentaires, pouvant être assimilées à des grilles, ne changent strictement rien
au comportement électrique des transistors. En effet, elles ne sont pas polarisées et les
contacts sont situés à la même distance de la grille du transistor. Elles peuvent par contre
modifier deux paramètres. Tout d'abord la longueur de grille. En effet ces lignes de polysilicium sont là pour un meilleur contrôle de la photo lithogravure de grille. Il est donc
possible d'obtenir des grilles légèrement plus petites avec des structures sans ces lignes.
Comme nous avons pu le voir, des grilles plus petites permettent d'obtenir un gain plus fort.
179
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
LSD grand (0,48 et 2,4µm)
fixe
Figure V.40: Représentation
schématique des structures de
test à grand et à court LSD.
LSD petit (0,175 et 0,25µm)
Le deuxième effet est pour nous plus intéressant: Il s'agit, tout comme pour le CESL, de
l'interaction entre le SMT et la réduction de distance entre deux grilles comme nous allons
pouvoir le voir dans le sous chapitre suivant.
V.3.3 Influence de la distance entre deux grilles
Comme nous avons pu déjà le voir pour les couches de nitrure contraintes, et comme les
résultats du paragraphe précédent le suggèrent, il semble opportun de s’intéresser maintenant
à l'influence de la distance entre deux grilles. La Figure V.41 nous montre les performances
de transistors ayant une structure isolé ou dense.
Couches pour le SMT
-6,5
Ioff Log[A/µm]
+9%
-7,5
Réf isolé
+5%
Réf dense
SMT isolé
Figure V.41: Courbe de mérite IoffIon de transistors nMOS (Technologie
45nm basse consommation, W=1µm,
L=45nm) ayant eu un procédé de
fabrication standard ou le procédé
SMT dans le cas de dispositifs isolés
ou denses.
SMT dense
-8,5
550
650
750
Ion [µA/µm]
850
Nous obtenons beaucoup plus de gain lorsque le dispositif est totalement isolé par rapport au
cas où nous avons des lignes de poly-silicium proche de la grille. Il est quand même à noter
qu'un moins bon contrôle de la gravure de la grille pourrait faire que nous obtenions une
longueur de grille légèrement plus petite dans le cas isolé. Cependant une variation de L seule
ne permet pas d’expliquer que le gain soit quasiment multiplié par deux, en passant de 5 à 9%,
dans le cas d'une structure isolée.
Cela confirme que la transmission du stress de la couche de nitrure vers le poly silicium est
très importante. Nous avons pu voir qu'avec le CESL nous obtenions moins de contrainte dans
180
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
le canal lorsque nous diminuions la distance entre deux grilles, et ceci pour des raisons de
transmission moins bonne, dû essentiellement à un problème d'ancrage du nitrure. Dans le cas
de la SMT nous avons très probablement le même type de phénomène. C'est-à-dire que durant
le recuit d'activation, qui va créer cet effet de Mémorisation du Stress mécanique, la couche
de nitrure pourra beaucoup mieux contraindre le poly-silicium de la grille lorsque cette
dernière sera isolée. Cependant cette hypothèse est difficile à confirmer par des simulations
mécaniques.
V.4 Perspective et évolution
Nous allons maintenant faire le bilan de cette technique. Etant un moyen récent de créer des
contraintes mécaniques au sein de la grille en poly-silicium, et n'ayant peut être pas encore
assez de recul par rapport à tous les résultats accumulés, nous ne proposerons ici qu'un point
de vue quant à ses perspectives et son évolution.
V.4.1 Conclusion sur cette technique
V.4.1.1 Récapitulatif
Le SMT permet d'obtenir un gain potentiel sur les dispositifs nMOS tout en dégradant les
dispositifs pMOS. Il est également important de noter que ce bénéfice sur les transistors de
type n est parfaitement additif avec d'autres techniques comme les couches de nitrure
contraintes comme le montre la Figure V.42.
-7
Ioff Log[A/µm]
Référence
CESL
Figure V.42: Courbe de mérite Ioff-Ion
de transistors nMOS (Technologie 45nm,
W=10µm, Vdd=1V) avec un procédé de
référence, un procédé avec une couche de
nitrure contrainte, et un procédé avec
une couche de nitrure contrainte avec la
technique
de
mémorisation
des
contraintes.
SMT+CESL
-8
-9
200
400
600
Ion [µA/µm]
800
En ce qui concerne les transistors nMOS, nous avons pu mettre en évidence que c'est durant le
recuit d'activation sous une couche de nitrure que l'effet se produit. Il résulte de la création
d'une contrainte en compression dans le poly-silicium de grille. Cette contrainte est transmise
au canal de conduction pour augmenter la mobilité des électrons. L'apparition de cette
contrainte peut s’expliquer par une croissance des grains de poly-silicium sous contrainte et
cette structure reste ainsi figée lors du retour à la température ambiante. Pour transmettre,
après le recuit, un maximum de contrainte dans la grille, nous avons besoin d'un nitrure dense.
181
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Cela permet ainsi d'obtenir plus de contrainte thermique avec le recuit mais aussi de mieux
transmettre le stress mécanique au poly-silicium.
Le gain obtenu sur les dispositifs nMOS est alors très sensible à la géométrie du transistor.
Avec la diminution des deux paramètres dimensionnels principaux, la longueur de grille et la
largeur d'active, nous observons très nettement une augmentation du gain. Enfin, tout comme
le CESL une des grandes préoccupations pour les futures technologies est la diminution
significative du gain en performance induite par la réduction de distance entre deux grilles.
Pour les dispositifs de type p nous avons clairement identifié le mécanisme de dégradation. Il
ne s'agit pas d'une perte de performance dues aux contraintes mécaniques, mais de
l'interaction de l'hydrogène, contenu dans le dispositif, avec le bore qui est le dopant des
LDD. En effet, avec l'utilisation de nitrure dense pendant le recuit d'activation, l'hydrogène
contenu dans le transistor au niveau des différentes couches ne peut dégazer complètement. Il
va alors augmenter la diffusion du bore et le désactiver. Avec l'utilisation d'un nitrure moins
dense nous permettons à l'hydrogène de s'évaporer et donc de beaucoup moins dégrader le
transistor pMOS. Dégradation qui peut être corrigée dans ce cas en implant les LDD avec une
dose plus forte.
Au final, nous donc pu trouver un nitrure qui nous permet d'obtenir un gain de 6% de courant
de conduction sur les transistor nominaux nMOS (Large active: W=1µm) avec la Technique
de Mémorisation du Stress, et ceci en obtenant très peu de perte pour le pMOS qui, dans une
prochaine étape, sera optimisé afin de ne plus être dégradé du tout.
V.4.1.2 Travail restant à accomplir
Beaucoup de plaques de silicium ont été nécessaires pour réaliser les différentes expériences.
Et ceci contrairement au CESL qui a été beaucoup plus simple à intégrer dans une technologie
standard et pour lequel nous avons très rapidement pu faire de l'optimisation. Nous avons
ainsi formé une base de données qu'il reste maintenant à faire évoluer.
Comme nous l'avons régulièrement rappelé dans ce chapitre, un certain nombre de points
restent à éclaircir. Le sujet de la Technique de Mémorisation du Stress ferait à lui tout seul un
sujet de thèse à part entière. Il y a tellement de choses à comprendre sur le grossissement des
grains sous contrainte, sur la formation de cette contrainte dans le poly-silicium, sur
l'interaction avec toutes les autres étapes du procédé de fabrication. Car nous avons bien pu
nous rendre compte à quel point le SMT est un procédé très sensible à son environnement.
Beaucoup reste à faire au niveau de la simulation, des études matériaux, mais aussi des
études physiques pour mieux maîtriser ce phénomène.
En outre, pour arriver à un procédé industriel, il y a de nombreuses étapes restant à franchir
pour mieux comprendre ce qu'il se passe au niveau du poly-silicium. Pour cela plus de
caractérisation physique serait nécessaire comme des coupes TEM, ou des caractérisations
par rayon X. Au niveau électrique, des mesures complémentaires permettant d’extraire des
mobilités nous paraîtraient utiles. Enfin les dernières analyses nécessaires concernent bien
évidement la fiabilité et le rendement de circuit afin de bien vérifier que cette technique nous
apporte un gain reproductible.
182
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
V.4.1.3 L'avenir de cette technique
Vu les très nombreuses publications de ces dernières années, et surtout en 2006, la Technique
de Mémorisation du Stress devrait continuer à se développer pour les prochains nœuds
technologiques.
Cependant, l’introduction des grilles métalliques devrait remettre en cause complètement la
technique. En effet un des éléments clé pour le SMT est la présence d'une grille en polysilicium. Et nous ne savons pas encore comment créer puis conserver les mêmes niveaux de
contraintes dans les différents métaux qui sont en lice pour remplacer le poly-silicium.
V.4.2 Voies d’intégration possible
Suite à tous ces résultats et discussions nous pouvons alors faire ressortir deux types différents
d'intégrations de la Technique de Mémorisation du Stress. L'utilisation de l'une ou l'autre
dépendra essentiellement du domaine d’application: Haute performance ou basse
consommation.
V.4.2.1 La plus simple
Nous parlerons ici d'intégration la plus simple dans le sens où c'est cette voie qui nous
amènera le moins de problème d'intégration, sans pour autant nous donner la meilleure
augmentation de performance possible. Elle repose sur l’observation qu'il est possible
d'obtenir du gain sur les dispositifs nMOS avec le SMT et cela sans dégrader les pMOS, et
surtout sans étape supplémentaire de photo lithogravure, et donc avec un coût en moins pour
la plateforme.
Cependant nous ne pouvons utiliser le même cheminement que durant les différentes études
mené, c'est-à-dire utilisé les couches d'oxyde et de nitrure pour la SMT et pour le SiProtect.
Nous avons pu nous rendre compte que le cahier des charges pour le nitrure utilisé comme
masque dur de protection de la siliciuration n'est pas du tout le même que celui dont nous
avons besoin pour le SMT. La Figure V.43 nous montre alors ce que pourraient être les
différentes étapes.
183
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Espaceurs
Implantation source/drain
Dépôts oxyde mince
Dépôt nitrure SMT
Recuit d'activation
Gravure nitrure SMT
Dépôts nitrure "SiProtect"
Figure V.43: Exemple d'une intégration de
la Technique de Mémorisation du Stress pour
une technologie basse consommation avec un
gain espéré pour les transistors nMOS et
ceci sans dégradation sur les pMOS.
Photolithographie "SiProtect"
Désoxydation
Siliciuration
Donc avec l'ajout de deux étapes et sans aucune photo supplémentaire nous devrions obtenir
un SMT intégrable. Reste maintenant à optimiser toutes les différentes étapes. Sinon, d'un
point de vue performance, il faut savoir que le gain attendu reste assez limité du fait de
l'utilisation d'un nitrure basse densité pour ne pas dégrader les dispositifs p.
V.4.2.2 Une approche plus chère
La référence au coût concerne bien évidemment l'ajout d'une étape de photo lithographie. Et
c'est donc la solution déjà proposée au début de ce chapitre (Figure V.6) qui semble tout à fait
justifiée pour une technologie à haute performance. La Figure V.44 nous rappelle les
différentes étapes de cette intégration.
Mis à part les difficultés qui peuvent être liées à l’enchaînement des nouvelles étapes, cette
approche reste, de notre point de vue, la plus intéressante. En effet elle permet d'obtenir un
gain conséquent sur les dispositifs nMOS (de l'ordre de 10%) sans dégrader le pMOS. Il y a
cependant un gros travail en terme d'optimisation de chaque étape, puis de leur intégration
dans un procédé complet.
184
Chapitre V : Technique de Mémorisation du Stress par la grille en Poly-Silicium
Espaceurs
Implantation source/drain
Dépôts Oxyde/Nitrure pour la SMT
Photo avec un masque spécifique
Gravure du nitrure sur les pMOS
Figure V.44: Exemple d'une
intégration de la Technique de
Mémorisation du Stress pour une
technologie haute performance.
Recuit d'activation
Retrait du nitrure sur les nMOS
Désoxydation
Dépôts Oxyde/Nitrure pour le "SiProtect"
Photolithographie "SiProtect"
Désoxydation
Siliciuration
Pour conclure sur ces deux types d'intégration le choix doit se faire selon les besoins
recherchés et le type de circuit à fabriquer. En effet un microprocesseur d'ordinateur n'a pas la
même vitesse, et ne se vend pas le même prix qu'une puce d'un téléphone portable: pour de la
performance nous choisirons la deuxième intégration, elle est plus coûteuse mais les futurs
circuits haute performance ce vendent cher. Pour limiter le coût dans des applications basse
consommation, nous choisirons la première solution d'intégration, afin de limité le nombre de
masque de photolithographie.
Enfin, il reste la grosse problématique de la limitation due aux diminutions de taille,
notamment les distances entre deux grilles. De plus le changement de matériau de grille risque
d'être fatal pour cette technique. Les nouvelles architecture (SOI, SON, DGMOS), devraient
elles aussi bénéficier de ce type de procéder si il possède une grille en poly-silicium. Et dans
le cas d'un transistor double grille le phénomène de mémorisation des contraintes devrait être
amplifié.
185
Conclusion générale
L'objectif de cette thèse a été d'obtenir une meilleure compréhension des techniques induisant
des contraintes mécaniques pour l'augmentation des performances des transistors dans les
technologies CMOS 65nm et en deçà. Pour cela nous avons étudié, dans le but de les intégrer
et de les modéliser, trois techniques permettant de modifier la structure cristalline du canal
des transistors en silicium, ainsi que l'influence du changement d'orientation du cristal, qui
n'est pas un procédé induisant des contraintes en soit, mais qui a des interactions avec cellesci :
-L'isolation par tranchées: C'est un des plus anciens procédés induisant des contraintes
mécanique et modifiant ainsi les performances des transistors.
-La couche de nitrure contrainte: Elle a vu son avènement avec la technologie 65nm, et
cette technique est sûrement la plus utilisée actuellement.
-La technique de mémorisation des contraintes: C'est une technique récente qui présente
un bon potentiel, cependant cette technique est encore peu mature car tous ses
mécanismes ne sont pas encore bien compris.
-l'orientation <100> et <110>: Cette différence de 45° du sens du cristal a amené
beaucoup de conséquence en terme de performance et de sensibilité des contraintes
mécanique.
Dans un premier temps, avant de nous intéresser pleinement aux utilisations de ces
techniques, nous avons résumé les principes de fonctionnement et de modélisation des
dispositifs MOS, nous avons ensuite regardé comment les contraintes mécaniques
permettaient de déformer la matière. Enfin, présenté succinctement la théorie des bandes qui
permet de comprendre comment les performances des dispositifs peuvent être modifiées par
des contraintes mécaniques.
Ceci fait nous avons pu nous tourner tout d'abord vers l'effet de l'orientation des transistors sur
leurs performances. Le fait d'utiliser des dispositifs dont le courant de conduction soit dans la
direction <100> au lieu de <110> nous permet d'obtenir un gain de performance de l'ordre de
15% sur les pMOS. Cette augmentation est en partie due à une masse de trous lourds plus
faible ce qui permet d'avoir une mobilité plus élevée. En ce qui concerne les transistors de
type n nous n'avons pas observé de modification de performances Ion-Ioff, mais seulement
une variation des tensions de seuil en fonction de la largeur d'active W. Ce phénomène a été
expliqué par la dépendance de la cinétique d’oxydation des flancs de tranché d'isolation, et
par conséquent des taux de ségrégation des dopants, en fonction de l’orientation cristalline. Ce
second chapitre de ce mémoire nous montre donc l'importance de l'ingénierie de l'orientation
cristallographique qui commence à se développer avec de nouvelles technologies. Comme par
exemple avec le HOT (Hybrid Orientation Technology) ou le DSB (Direct Silicon Bond) qui
sont des techniques avec lesquelles nous pouvons obtenir plusieurs types de plans cristallins
sur la même plaque de silicium. Ce qui permet alors d’en tirer le meilleur parti pour chaque
type de porteur.
187
Conclusion générale
Nous avons pu alors commencer réellement à nous intéresser aux procédés de fabrication
induisant des contraintes, en commençant par les premières étapes, c'est-à-dire l'isolation par
tranchée. Il est très connu que le STI crée une contrainte en compression qui va alors dégrader
les performances des transistors nMOS, et augmenter celle du pMOS quand nous utilisons un
substrat <110>. Son but premier étant l'isolation, il est donc optimisé pour cela et nous devons
alors obtenir une bonne modélisation de ces effets sur les différents paramètres afin d'en tenir
compte dans le design des circuits. Lorsque nous avons modifié la direction du courant
(<100>), nous avons pu voir que cela n'avait pas un grand impact sur la sensibilité des
transistors nMOS. Pour les pMOS, eux, deviennent insensible. Nous avons mis en évidence
que ce comportement de non réaction à la déformation n'existait plus à très basse température
(4°K). Une des hypothèses serait que l'énergie thermique permettrait de négliger les
modifications de bande de valence due à une réorganisation des porteurs. Un changement de
dépôt du diélectrique d'isolation nous à permis de modifier la contrainte de STI (Moins
compressif) et ainsi d'obtenir des gains de performance sur tous les différents dispositif
(nMOS et pMOS et orienté <100> ou <110>). L'oxyde SACVD est donc un excellent
candidat pour les futures technologies. Durant ce chapitre II nous nous sommes rendu compte
de l'importance de l'interaction des contraintes du STI avec l'orientation du substrat. Les
contraintes de l'isolation seront donc un point clé dans les futurs nœuds technologique, car
quelques soit la nouvelle architecture choisie, nous aurons toujours besoin de tranché
d'isolation.
Au chapitre IV nous avons ensuite étudié la technique qui a marqué le tournant des procédés
induisant des contraintes mécaniques: les couches de nitrures contraintes. A l'aide de cette
simple couche introduite initialement pour un autre usage : l’arrêt de la gravure des trous de
contact (CESL) il est possible d'obtenir des gains en performance pouvant atteindre plus de
15%. Les transistors nMOS et pMOS préfèrent respectivement une couche CESL en tension
et en compression, si on utilise un substrat <110>. Mais en modifiant l'orientation du substrat,
tout comme dans le cas des tranchées, nous obtenons alors des dispositifs pMOS insensibles
aux contraintes de cette couche de nitrure. Ce résultat est très important pour le choix de la
stratégie à adopter pour les nouvelles générations technologiques. Les deux leviers principaux
pour obtenir plus de gain sont l’épaisseur et la contrainte interne de la couche. Le premier va
être limité par l'intégration et le deuxième directement par l'équipement de dépôt. Les
tendances sont d'essayer d'obtenir des couches toujours plus contraintes en conservant la
même épaisseur. Cependant ce qui va fixer la déformation du canal de conduction en silicium,
ce sont les différentes dimensions du transistor: La longueur de grille, la largeur de zone
d'active ou encore la distance entre deux grilles. Et c'est notamment la réduction de ce dernier
paramètre qui sera critique dans les futures technologies. Une des alternatives de cette
technique est l'utilisation d'une double couche stressée sur un substrat orienté <110>. Cela
nous permet alors, avec un surcoût de procédé de fabrication, d'avoir une couche en tension
sur les transistors nMOS et une en compression sur les transistors pMOS. Et donc d'atteindre
plus de performance qu'avec une seule couche de nitrure contraint.
Enfin le chapitre V a été consacré à la technique de mémorisation des contraintes mécaniques.
C'est un procédé de fabrication récent permettant d'augmenter les performances des dispositifs
nMOS. Pour obtenir ce phénomène, nous devons recuire la grille en poly-silicium avec une
couche de nitrure dessus afin que des contraintes mécaniques soit créées et que la structure
soit comprimée pendant le recuit afin de « mettre en mémoire » ce stress. Cependant ce
procédé va venir dégrader les dispositifs pMOS. Nous avons pu expliquer cette dégradation
par l'interaction entre l'hydrogène, contenu dans la structure et emprisonné par la couche de
nitrure, et le bore (dopant des LDD et des S/D). L'hydrogène vient désactiver et/ou faire
188
Conclusion générale
exo-diffuser le B, d'où une perte de dopant dans les extensions. Nous avons montré que cette
dégradation pouvait être limitée avec l'utilisation d'un nitrure ayant une densité plus faible,
qui permet de dégazer l'hydrogène durant le recuit. Nous avons pu relier également le gain
obtenu sur le transistor nMOS avec la densité du nitrure. Ainsi, un nitrure dense permet
d'obtenir plus de contrainte thermique, mais également de mieux transmettre son stress au
poly-silicium. Il y a donc deux stratégies d'intégration, selon le besoin: l'utilisation d'un
nitrure basse densité qui apporte un peu de gain au nMOS sans dégrader les pMOS. Ou, avec
un procédé plus coûteux : dépôt d'un nitrure haute densité, donnant plus de gain pour le
nMOS, avec retrait sur les pMOS afin de ne pas les dégrader. Dans les deux cas, et comme
pour les autres procédés induisant des contraintes, les gains obtenus sont très sensibles aux
dimensions des transistors. Et nous obtenons une sensibilité similaire au CESL, c'est-à-dire
une augmentation de l'efficacité du SMT pour les petites longueurs de grille et largeurs de
zone d'active. Avec encore une fois une diminution avec la réduction de la distance entre deux
grille. Nous avons au fil de ce chapitre amélioré notre compréhension de la technique de
mémorisation ; cependant les mécanismes mis en jeu à l’intérieur même du poly-silicium,
demandent encore des études.
Pour conclure sur tous ces aspects de procédés induisant des contraintes mécaniques, la
première chose qui nous semble importante est le type de substrat utilisé. En effet c’est lui qui
va désigner la stratégie à suivre pour une technologie en terme de PIS (Process Induced
Stress), dont quelques options ont été étudiées ici. Nous pouvons pu voir que la nouvelle
tendance était d'essayer d'intégrer sur les mêmes plaques différentes orientations, pour
améliorer les performances de chaque type de dispositif, en combinant toutes les différentes
techniques. De ce fait la prochaine technologie (45nm), ne sera pas probablement pas
marquée par son changement d'oxyde de grille (High k) ou de grille (métal), mais par son
aptitude à utiliser dans le même procédé toujours plus de contrainte.
Le deuxième élément très important pour la compréhension est l'étude des performances des
différentes techniques en fonction des dimensions. En effet c'est un point critique pour le
design des circuits. Chacun des dispositifs, nMOS et pMOS, n'a pas la même sensibilité. Un
des paramètres les plus critiques, du point de vue de l'intégration mais également pour
l'utilisation des PIS, est la distance entre deux motifs de grille. Nous avons pu voir, au niveau
mécanique et électrique, la diminution des effets de CESL ou encore de SMT lorsque cette
distance diminuait. Dans les futures générations, cette distance sera amenée à être encore plus
réduite. Et il a également la distance entre deux active qui pourrait être une dimension
limitante pour l'utilisation de ces techniques. Pourrons nous donc continuer à utiliser ces
différentes techniques afin d'améliorer les performances des transistors? Nous devrons
sûrement trouver de nouvelles méthodes d'intégration afin de poursuivre cette course vers
l'infiniment petit.
Enfin en ce qui concerne les nouvelles architectures non bulk: SOI, DGMOS, GAA, SON…
les problématiques seront complètement à revoir en termes d'ancrage des couches contraintes,
alors que les mécanismes physique resteront les mêmes. Par exemple, un dispo GAA, avec
une grille qui serait capable de comprimer le canal dans toutes les directions autre que celle
du courant ne serait pas pénalisé par les rapprochements de grilles voisines, etc…
189
Annexe A: Descriptif d'un procédé de
fabrication CMOS standard de la
technologie 65nm
Cette annexe va nous permettre d'avoir une vue générale d'un procédé de fabrication standard
de la technologie 65nm. En effet si certaine étape semble facile à comprendre, d'autre
demande plus réflexion afin de bien cerner le pourquoi du comment. Tous les petits schémas
sont ici pour nous aider à suivre la succession des étapes, et sont largement inspiré d'un
rapport interne [Detcheverry 06] où de nombreuses personnes ont pu apporter leur
contribution (B. Tavel, A. Schussler, D. de Vries, F.-X. Musalem, M. Haond, M. Ragazzi, P.
stolk et bien d'autres personnes faisant partie de l'Alliance Crolles 2). Etant ici dans un but
illustratif, les échelles ne sont pas tout le temps respectées, et certain détail d'étape manque
afin de ne pas faire de cette annexe une bible des procédés de fabrication de la
microélectronique.
Nous suivrons cette succession selon les différentes briques importantes de la partie appelée
Front End Of Line (FEOL). Nous nous intéressons de façon beaucoup plus générale aux
étapes de Back End Of Line (BEOL).
L'isolation par tranché: Shallow Trench Isolation
Nous commençons avec une plaque nue de silicium, de 300mm de diamètre à Crolles 2
Alliance. Le Si est oxydé, puis suivi d'un dépôt de nitrure qui servira pour le polissage des
étapes suivantes (1). Nous pouvons alors délimiter les zones des tranchés d'isolation par photo
lithographie (2-3). Une fois le silicium graver nous procédons à une nouvelles oxydation
suivie du remplissage des STI par un oxyde (4). Ce remplissage n'étant par parfait nous
devons planifier le tout par polissage mécano chimique qui s'arrêta sur le nitrure (5). Ce
dernier peut être maintenant retirer (6). Le STI est ainsi formé.
eSTI
Résine
Oxyde
Nitrure
Substrat silicium de type p
1) Point de départ: Substrat de silicium dopé p
ayant subit une oxydation et un dépôt de
nitrure.
2) Dépôt de résine photosensible suivie de la
photo des motifs voulu afin de délimiter les
largeurs des tranchés.
191
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
USG
Profondeur de
tranché
RTO ISSG
3) Gravure des tranchés.
4) Oxydation des tranchés (RTO ISSG) suivie du
remplissage par dépôt d'oxyde (CVD).
5) Polissage sur surplus qui s'arrête sur le
nitrure (CMP).
6) Gravure humide afin de retirer le nitrure.
Définition des actives
Maintenant que le STI est fait et que tous les îlots d'actives sont délimités, nous pouvons les
implanter afin qu'il accueille les futurs dispositifs. Pour cela nous procédons à une succession
de photolithographie avec implantations et retraits de la résine (7). Pour une photo, il peut y
avoir plusieurs implantation à plus ou moins forte dose et/ou énergie avec différents dopant
(B, As, Ph…). Enfin toutes les actives sont prêtes à accueillir les futures dispositifs (8):
Transistors basses consommations, hautes performances, ayant différents centrages de tension
de seuils, mais également les futurs résistances d'actives ou encore capacité…
Caisson GO1
Résine
Futur
nMOS
GO1
Implantation
caisson n
Futur
pMOS
GO1
Caisson GO2
Futur
nMOS
GO2
Futur
pMOS
GO2
8) Toutes les actives des futurs dispositif sont
définit
7) Implantations des caissons et des
ajustements de tension de seuil Vth.
192
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
Définition des oxydes
Il est temps de faire les oxydes qui serviront d'oxyde de grilles (Gate Oxide). Nous pouvons
distinguer deux types de GO. Tout d'abord les GO2 plus épais, qui sont fait en premier (9),
dont les transistors vont servir pour les applications entrée/Sortie (IO: In/Out) ou analogique.
Ensuite vient une photolithographie (10) afin de retirer cette oxyde sur les actives qui eux
auront les GO1 (11). Les transistors avec ce type d'oxyde, bien moins épais, serviront pour
des applications digitales. Ensuite nous procédons à une nitruration par plasma (12) de tous
ces oxydes afin d'obtenir du SiON à la place du traditionnel SiO, qui permet d'avoir une
épaisseur électrique équivalente plus importante [Tavel 03].
Résine pour
protéger les GO2
Oxydation de type GO2
9) Oxydation de type GO2 (épais)
Oxyde Type GO1
10) photolithographie pour délimiter les
oxydes de type GO1
Oxyde Type GO2
N*, N2+
11) Oxydation de type GO1
SiO2
SiOxNx
Si
Si
12) Nitruration des oxydes par plasma
Module de grille
Les oxydes de grille étant près, nous pouvons déposer du poly-silicium sur toute la plaquette
(13). Afin de prévenir la polydéplétion, nous implantons alors les grilles des futurs dispositifs
en fonction de leurs types (14) [Josse 00]. Nous pouvons maintenant déposer un masque dur
afin d'avoir un meilleur contrôle de la gravure et procéder à la photolithographie pour
délimiter les futures grilles des dispositifs (15). Le poly-silicium est maintenant gravé avec les
oxydes de grilles débordant (16). Les futurs transistors commencent à prendre forme.
193
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
Poly-silicium
13) Dépôt de poly-silicium sur toute la plaque
14) Implantation, par photolithographie, des
futurs grilles selon le type des transistors
Résine
Masque dur
15) Dépôt d'un masque dur suivi de la
photolithographie qui va définir les longueurs
de grille
16) Gravure du poly-silicium pour obtenir les
différentes grilles
Implantation des extensions et formation des espaceurs pour les
source et drain
Les extensions (LDD) des transistors sont implantées à l'aide de différentes
photolithographies pour chaque type de transistors (17). Les matériaux des espaceurs, oxyde /
nitrure, sont déposés sur toute la plaque (18). Afin de les former, nous procédons à une
gravure sèche anisotrope (19). Nous pouvons maintenant implanter les source et drain, encore
une fois avec plusieurs photographies. Les transistors sont maintenant fonctionnels, reste à
diminué leur résistance série afin de s'approché des étapes BEOL.
Nitrure
Oxyde
Implantation des
extensions: LDD
17) Implantations des extensions LDD des
dispositifs par photolithographie
18) Dépôt d'une couche d'oxyde suivi d'une de
nitrure
194
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
Implantation
LDD
Implantation
Source/Drain
19) Gravure anisotrope pour la formation des
espaceurs
20) Implantations des source et drain des
dispositifs par photolithographie
Siliciuration et protection
La siliciuration est une métallisation des zones de silicium qui serviront à prendre les contacts
des dispositifs. Ces derniers ne doivent pas tous êtres siliciurés. Certains barreaux d'active ou
de poly-silicium ne le seront pas, comme certaines parties de quelques transistors (21). Afin
de les protéger, nous déposons un masque dur d'oxyde et de nitrure sur toute la plaquette suivi
d'une photolithographie qui va alors dégager les zones à siliciurer (22-23). En règles générales
les régions non siliciurées ne représentent pas plus de 5% de la surface d'une puce.
La siliciuration proprement dite peut alors commencer. Nous déposons du nickel sur toute la
plaquette (24). A l'aide d'un recuit, le Ni va réagir avec le silicium qui est en contact avec lui
dans les zones à métalliser. Cela va former ainsi un alliage NiSi (25). Dans les régions
protégées pas le masque dur (SiProtect), le nickel ne réagit pas (25). Nous pouvons alors
retirer tout le Ni non réagit, et refaire un second recuit afin de bien stabiliser thermiquement
l'alliage NiSi (26).
Nous obtenons ainsi des dispositifs siliciuré (la plupart des transistors) et quelque uns qui,
eux, ne le sont pas.
Résine
Nitrure
Barreau de
poly-silicium
Barreau
d'active
Oxyde
Transistors
21) Exemple de structure siliciuré et non
siliciuré.
22) Dépôt de couche d'oxyde et de nitrure,
suivi de la photo "SiProtect"
195
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
Zones protégées
Nickel
Zones non
protégées
23) Gravure du masque dur dans les zones qui
vont être siliciurées
Nickel non
utilisé
24) Dépôt de nickel sur toute la plaque
Zones siliciurée
Formation métal
entre Ni et Si
25) Recuit afin de commencer à former du NiSi
26) retrait du Ni qui n'a pas réagit et second
recuit pour le NiSi
Premier diélectrique d'isolation métallique (PMD) et contacts
Revenons à nos transistors siliciurées qui représente la large majorité des cas (27). Nous
pouvons commencé à intégré le premier niveau d'isolation à l'aide d'abord d'un dépôt de
nitrure, qui servira de couche d'arrêt de gravure des contacts, suivi du dépôt de l'oxyde PMD
proprement dit (28). Nous planarisons le tout à l'aide d'un polissage mécanico chimique (29).
La définition des contacts se fait par photolithographie où nous gravons le PMD en s'arrêtant
tout d'abord sur la couche de nitrure, puis en gravant cette dernière (30). Le dépôt d'une
barrière Ti/TiN est fait suivi du dépôt de tungstène qui constitue le matériau des contacts (31).
Nous pouvons réaliser une nouvelle CMP (32).
Cette dernière étape marque la fin des étapes appelées communément Front-End. Elles
correspondent aux procédés de fabrications des transistors proprement dits. Le Back-End, que
nous allons voir dans la suite de cette annexe corresponds aux interconnexions métalliques
entre les différentes électrodes des transistors.
196
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
PMD: Oxyde
Couche d'arrêt de
gravure contact:
Niture
NiSi
27) Transistors siliciurés
28) Dépôt nitrure CESL suivi du dépôt d'oxyde
PMD
Résine
29) Polissage par CMP
30) Définition des contacts par photo
Tungstène
W
Barrière en
Ti/TiN
Contacts
31) Dépôt d'une barrière suivi du remplissage
des contacts
32) Polissage du tungstène par CMP
Les interconnexions métalliques: Le Back End Of line
Cette partie sera plus succincte que pour le FEOL et ceci pour deux raisons. La première est
que cette thèse s'inscrit sur l'étude des procédés de fabrications de transistors, et non des
interconnexions. De plus à partir du niveau de métal 2, les autres ont le même principe de
197
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
fabrication. Autrement dit, une fois compris comment nous formions un niveau de métal, il
est très facile d'extrapoler pour les autres.
Nous commençons tout d'abord par déposer une couche d'arrêt de gravure, une couche d'un
diélectrique faible permittivité, afin de minimiser toute les capacités parasites, une couche
d'oxyde et enfin une couche de TiN (33). Nous pouvons alors définir les futurs ligne de métal
1 par photolithographie et en gravant successivement toutes ces couches (34-35). Il ne nous
reste plus qu'a déposé une barrière Ta/TaN avec du cuivre (36) et de procédé à un polissage
mécano chimique (37). Les lignes de métal 1 sont maintenant faites.
En ce qui concerne les liaisons entre le métal 1 et le métal 2, appelé vias 1, nous allons les
fabriquer en même temps que le niveau 2. Cela commence, comme pour le niveau 1, par les
dépôts de couche d'arrêt de gravure, une couche d'un diélectrique faible permittivité, une
couche d'oxyde et d'une couche de TiN (38). Nous commençons par définir les lignes métal 2
par photolithographie, avec la gravure du TiN (39). Ensuite nous définissons les vias 1 par
photolithographie, en gravant l'oxyde et le diélectrique avec comme masque la résine (40-41).
Il suffit maintenant de continuer par graver les lignes métal 2, définit par le TiN, e finir ainsi
de creuser les vias (42). Comme pour le métal 1 il suffit maintenant de déposé une barrière
Ta/TaN, de remplir de cuivre vias 1 et métal 2 (43), et de procédé à un polissage (44). Le
niveau 2 est terminé.
En ce qui concerne les autres niveaux, nous pouvons ainsi recommencer les étapes 38 à 44
pour les accomplir. Et ceci jusqu'a la limite des niveaux défini par les spécifications d'une
technologie. Par exemple la technologie 65nm est composé d'au maximum 7 niveaux de
métal.
Oxyde
TiN
Résine
Couche d'arrêt
Diélectrique basse
permittivité
33) Dépôt de la couche
d'arrêt, du diélectrique, d'un
oxyde et de TiN
Barrière
Ta/TaN
34) Définition des lignes de
métal 1 par photo avec
gravure du TiN
Couche d'arrêt
Cuivre:
Métal 1
36) Dépôt d'une barrière
Ta/TaN et de cuivre
35) Gravure des différentes
couches jusqu'aux contacts
Oxyde
TiN
Diélectrique basse
permittivité
37) CMP pour retirer le Cu
en trop
198
38) Dépôt de la couche
d'arrêt, du diélectrique, d'un
oxyde et de TiN
Annexe 1: Description d'un procédé de fabrication CMOS standard de la technologie 65nm
39) Définition des lignes de
métal 2 par Photo avec
gravure du TiN
40) Définition des vias 1 à
l'aide d'une seconde
photolithographie
41) Gravure des vias définis
par la résine
Ligne Métal 2
Barrière
Ta/TaN
Via 1
Cuivre: Métal 2
et Via 1
Ligne Métal 1
Contact
Transistor
42) Gravure des lignes métal
2 définies par le TiN, et
finition de la gravure des
vias 1
43) Dépôt d'une barrière
Ta/TaN et de cuivre
199
44) CMP pour retirer le Cu
en trop
Annexe B: Rappel de cristallographie et
application à ce mémoire
Durant tout cet écris nous avons fait appelle à des notions de cristallographie. Cet annexe est
là afin de nous rappeler les quelques nomenclatures indispensables. Nous commencerons par
quelques rappels élémentaires, puis dans un souci de simplicité
Généralité sur le cristal de silicium
La structure cristallographique du silicium est un réseau de type diamant. En terme plus
scientifique elle correspond au groupe spatiale numéro 227, c'est-à-dire réseau cubique Fd3m. La Figure B.1 nous présente une cellule d'un cristal de silicium.
543.09pm
Figure B.1 : Représentation de la
structure du cristal de silicium dans
sa forme Fd-3m
235pm
Réseau cristallographique et direction
Le réseau cristallographique permet de définir les directions cristallographiques. Elles sont
généralement notées [klm] où k, l et m désigne les valeurs des vecteurs unitaires dans les trois
directions principales comme le montre la Figure B.2.
201
Annexe B: Rappel de cristallographie et application à ce mémoire
[001]
[121]
[010]
[100]
Figure B.2 : Exemple de directions cristallographique
Il faut savoir que le signe – ne se met généralement pas devant la valeur du vecteur unitaire
mais au dessus:
[−100] = [ 1 00]
Enfin la notation <100> désigne toutes les directions équivalentes:
< 100 >= {[100], [010], [001], [ 1 00], [0 1 0], [00 1 ]}
Plan cristallographique
Les plans cristallographiques sont définis à l'aide de parenthèse (k'l'm') et de leur direction
perpendiculaire. C'est-à-dire que le plan (001) est perpendiculaire à la direction <100> comme
le montre laFigure B.3.
Plan
(001)
Plan (110)
Plan
(111)
Figure B.3: Représentation des nomenclatures de différents plans cristallins.
Application à la microélectronique
Le cristal de silicium est le point de départ de l'industrie de la microélectronique. Du premier
circuit Planar fait en 1961 sur une plaque de 24mm à celles de 300mm intégrant quelques
centaines de circuit, une chose n'a pas été modifié c'est là matière utilisé: Si (Figure B.4).
202
Annexe B: Rappel de cristallographie et application à ce mémoire
Figure B.4: Photo du premier circuit intégré par technologie Planar en 1961 (à gauche), et
d'une plaque de silicium de 300mm avec toutes les futures puces de circuit (à droite). [Moore
03]
Actuellement les fines plaques (environ 500µm d'épaisseur) sont découpées dans un cylindre
de monocristal de silicium. Celui ci est grossi selon une direction cristallographique
privilégié, ce qui va nous donnés le plan sur lequel nous allons fabriquer nos transistors. Dans
notre cas il s'agit d'un plan (001), donc le cristal est crû selon la direction <001>.
Une fois la plaque découpée, il nous faut définir un repère pour les différents alignements de
photolithographie. Celui ci permet de savoir dans quelle direction cristallographique seront les
dispositifs. Il s'agit, lorsque le diamètre des plaques était faible, d'un méplat. La direction
perpendiculaire à ce méplat était généralement <110>. Avec les nouvelles technologies, et les
plaques de 300mm de diamètre, c'est un méplat qui sert de repère, et celui-ci peut désigner la
direction que l'acheteur du silicium souhaite. Autrement dit nous pourrions avoir des
dispositifs avec des substrat (110) <110>, (001) <100> ou encore (111) <11 2 >. De
nombreuses associations de plan et de directions sont alors envisageables.
Pour conclure, deux renseignements sont nécessaire pour savoir comment est notre plaque de
silicium: Son plan et sa direction. Dans tout ce mémoire, nous n'avons utilisé que des plans
(001). Et en ce qui concerne les directions, deux ont été à l'étude <110> et <100> (Cf.
Chapitre II).
203
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Denais, V. Huard, K. Rochereau, R. Difrenza, N. Planes, M. Marin,
S. Boret, D. Gloria, S. Vanbergue, P. Abramowitz, L. Vishnubhotla,
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"Mechanisms of stress generation within a polysilicon gate for NMOSFET performance enhancement", European Material Research
Society meeting 2006
218
FOLIO ADMINISTRATIF
THESE SOUTENUE DEVANT L'INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE LYON
NOM : ORTOLLAND
DATE de SOUTENANCE : 22 Décembre 2006
Prénoms : Claude
Etude des effets des contraintes mécaniques induites par les procédés de fabrication sur le comportement
électrique des transistors CMOS des nœuds technologiques 65nm et en deça
TITRE :
NATURE : Doctorat
Numéro d'ordre : 2006-ISAL-00132
Ecole doctorale :
Spécialité :
Cote B.I.U. - Lyon : T 50/210/19
/
et
bis
CLASSE :
RESUME :
La densité des dispositifs dans les circuits intégrés n'a cessé d'augmenter de façon exponentielle depuis les années
1970, mais il devient de plus en plus difficile de réduire davantage certains des paramètres qui permettait une
amélioration continue des performances. Le silicium, à la base de la technologie CMOS, est connu pour être un
matériau piezorésitif. On peut donc améliorer les performances des dispositifs à l'aide des contraintes mécaniques,
sans réduire leurs dimensions. La mise au point des procédés de fabrication correspondant constitue donc un enjeu
très important. C'est dans ce contexte que cette thèse vise à étudier dans le détail comment les techniques de
fabrication induisant des contraintes mécaniques modifient le comportement électrique des transistors, et ceci pour
les générations CMOS 65nm et en deça. La compréhension des mécanismes physiques, et la résolution des
problèmes d'intégration technologique ont été les motivations principales de l'étude, qui s’est concentrée sur les
trois techniques les plus utilisées actuellement pour générer des contraintes : l’isolement par tranchées, le dépôt des
couches d’arrêt de la gravure des trous de contacts, et la mémorisation des contraintes du matériau de grille. Nous
nous sommes également intéressés à l'influence de l'orientation du cristal. L'impact de ces procédés induisant des
contraintes sur les dispositifs a donc été évalué en fonction des paramètres matériaux et des dimensions des
transistors
Transistor MOS, orientation du substrat, silicium contraint, procédé induisant des contraintes,
isolation par tranché, couche d'arrêt de gravure contact, technique de mémorisation des contraintes.
MOTS-CLES :
Laboratoire (s) de recherche : Laboratoire Physique de la Matière – INSA de Lyon Villeurbanne
Directeur de thèse: Alain PONCET
Président de jury : Abdelkader SOUIFI
Composition du jury : Mireille MOUIS
Vincent SENEZ
Peter STOLK
Robert LANDER
Frédéric BOEUF
