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INTRODUCTION Micro-électronique CMOS 1 INTRODUCTION ITRS : International Technology Roadmap for Semiconductor 20000 1000 18000 900 16000 800 14000 700 12000 600 10000 500 8000 400 6000 300 4000 200 2000 100 nombre de pads par chip longueur totale des interconnexions par chip (m) paramètre métrique (nm) wire pitch (nm) 2014 2011 2008 2005 2002 1999 0 1997 0 puissance totale (W) Micro-électronique CMOS 2 INTRODUCTION 1995 Devices Interconnects 0.5 µm l 3 layers 2000 0.18 µm 2001 0.12 µm 7 layers 8 layers 500MHz 1200 MHz Frequency 120MHz Micro-électronique CMOS 3 INTRODUCTION Loi de Moore : Densité double tous les 18 mois Bits DRAM 10 GIGA 1 GIGA 100 MEG 10 MEG 1 MEG 100K 1G 4G 256 M 64M 16M 4M 1M 256K 83 86 89 92 95 98 01 Micro-électronique CMOS 04 Year 4 INTRODUCTION Channel (µm) 2.0 80286 80386 1.0 Production 486 pentium pentium II 0.3 0.2 Pentium IV Research 0.1 0.05 0.03 83 86 89 92 95 98 Micro-électronique CMOS 01 04 Year 5 INTRODUCTION Bipolaire Technologie CMOS 1,00E+08 BiCMOS ? 1,00E+07 Faible intégration PIII PII Densité des composants 1,00E+06 Mémoires, CPU 80286 1,00E+05 SoC 8086 1,00E+04 4004 1,00E+03 1965 1975 1985 1995 2005 Mainframe Applications PC Télécom Micro-électronique CMOS 6 INTRODUCTION Conception analogique et mixte Exemple typique de circuit mixte! Partie analogique Problèmes rencontrés : • Coût et durée de développement • Probabilité de reprises élevée • Testabilité Analog Partie numérique Analog Digital Digital Surface Micro-électronique CMOS Effort 7 INTRODUCTION Outils actuels de CAO mixtes (partie analogique) • Description et simulation comportementale VHDL-AMS : Extension «Mixed Signal Design» de VHDL • Circuits à capacités commutées Simulateurs spécifiques à temps discret Synthèse de filtres • Simulation électrique Spice avec améliorations (algorithmique, intégration framework, simulation mixte) Modèles MOS en cours de standardisation (BSIM V3.3, …) Problèmes restants : bruit, dispersions, temps CPU • Dessin et placement routage Générateurs de transistors, extraction de parasites, routage avec contraintes Micro-électronique CMOS 8 INTRODUCTION Support de la méthodologie «Top-Down» Fonctionnalités recherchées Spécifications Exemples Système Interface ligne téléphonique Fonctions CAN, Filtre Validation avant réalisation des spécifications (simulation) Blocs A.Op., Intégrateur Comparateur Assistants pour la conception à chaque niveau d’abstraction Transistors Génération automatique de modèles pour le niveau d’abstraction sup. Layout Spécifications Estimation à priori des coûts et perf. (faisabilité des spécifications) Validation globale du système Modèle Réutilisation d’expertise de conception existante Micro-électronique CMOS 9 INTRODUCTION Méthodes de synthèse Spécifications Basé sur connaissance Exploration exhaustive Dérivation du modèle Choix de topologie Bibliothèque de topologies Dimensionnement Procédure explicite Basé sur des règles Optimisation Modèle analytique Simulation Définition de la procédure Synthèse Layout Micro-électronique CMOS 10 INTRODUCTION Tendances actuelles • Développement d’outils de productivité pour concepteurs expérimentés assistants pour le layout meilleure intégration de différents niveaux de représentation outils spécifiques pour certaines fonctions (filtres, CAN, CNA, …) • Amélioration des simulateurs intégration de points nouveaux modèles pour technologies fortement submicroniques •Adaptation des outils aux nouvelles exigences basse tension & faible consommation montée en fréquence • Portabilité (IP-ReUse) Micro-électronique CMOS 11 INTRODUCTION Micro-électronique CMOS 12 CMOS ANALOGIQUE Amplificateur simple VDD vin R2 gm1vin VSS Av0 = source commune = = r2 vout schéma équivalent M1 Vout Vin rd1 v vout vin g mv = -gm1 gd1+g2 rd = = ? 1 gm+gd réalisation pratique d'une résistance ac Micro-électronique CMOS dimensions du transistor MOS : W (largeur) L (longueur) 13 CMOS ANALOGIQUE Variante VDD vin I2 gm1vin VSS vout Av0 = vin source commune = Vb = rd2 vout schéma équivalent M1 Vout Vin rd1 0 = rd -gm1 = ? gd1+gd2 rd est la résistance interne de la source réalisation pratique d'une source de courant dc Micro-électronique CMOS dimensions du transistor MOS : W (largeur) L (longueur) 14 CMOS ANALOGIQUE Transistor MOS grille Vgs source grille drain Vbs drain bulk source bulk Vds source n+ polysilicium oxyde de grille L grille drain drain p+ n+ source n-well p p+ p bulk NMOS Vtn=0.5V Kn=200uA/V2 Vbs Vds grille W Vgs bulk CMOS 0.18-0.35um tox=5nm Vdd=1.5-3.3V Micro-électronique CMOS PMOS Vtp=-0.6V Kp=70uA/V2 15 CMOS ANALOGIQUE Modes de fonctionnement grille grille source drain n+ n+ source n+ + + - - + + - F - s - - + + drain Fox - - - n+ p p bloqué (faible inversion) Vgb<Vtn conducteur (forte inversion) VgbVtn ; Vds=0 grille source n+ + - + - + - + - + - grille + - drain n+ source + + + + + + DL n+ drain n+ p p linéaire VgbVtn ; 0<Vds<Vgs-Vtn saturé VgbVtn ; VdsVgs-Vtn Micro-électronique CMOS 16 CMOS ANALOGIQUE Layout CMOS Micro-électronique CMOS 17 CMOS ANALOGIQUE Caractéristiques DC Ids/Vds Equations modèle (EKV, BSIM3V3, ...) mesures ! Vgs 0<Vds<Vgs-Vtn (linéaire) Ids = b ( Vgs - Vt - Vds ) Vds 2 W L KP = mCox b = KP (saturé) V V -V Ids ds gs tn b = ( Vgs - Vt )2 ( 1 + l Vds ) 2 Micro-électronique CMOS 18 CMOS ANALOGIQUE Caractéristiques DC Ids/Vgs Vbs Vt Vt = Vt0 ± g ( ( 2 | f F | - Vbs )½ - ( 2 | f F | )½ ) paramètres technologiques : "body factor" : g 0.9V½ (nmos) ; g 0.5V½ (pmos) "surface potential" : f F 0.3V (nmos) ; f F -0.3V (pmos) Micro-électronique CMOS 19 CMOS ANALOGIQUE Caractéristiques AC droite de charge Vdd pente gm R pente gd L Vdd gm = Vds Vgs Vbs d Ids d Vgs gd = gain = intrinsèque d Ids d Vds gm gd Vds Vgs Micro-électronique CMOS Vbs 20 CMOS ANALOGIQUE première approche : basse fréquence terminaux idéaux Vgs Vbs Vds vgs gmvgs linéaire gm = gd = d Vds conductance de sortie gmb = d Ids d Vbs transconductance du canal b ( vgs - Vt ) b vds d Ids ( 2b Ids ) b ( vgs - Vt - vds ) ½ g ( 2b Ids ) ½ 2Ids vgs - Vt l Ids b g Vds 2 ( 2 | f F | - Vbs ) rd vds saturé d Ids d Vgs transconductance gmbvbs ½ 2 ( 2 | f F | - Vbs ) Micro-électronique CMOS ½ 21 CMOS ANALOGIQUE Caractéristiques AC : Influences • Gain plus élevé en zone saturé (gm>>gd) • Facteurs influants : Ids, Vgs(Vgs-Vt), W/L (b), L(l) Vds Vgs gm / Vgs gd / Vds Micro-électronique CMOS 22 CMOS ANALOGIQUE Caractéristiques AC : Influences • Dimensionner le transistor par les paramètres indépendants et non fixés par l’architecture W/L Ids gm L Ids :l (à W/L constant) Micro-électronique CMOS gd 23 CMOS ANALOGIQUE Exemple de conception forte inversion, saturation Vt1 < Vin < VDD Vin-Vt1 < Vout < VDD-|Vt2| VDD=3.3V VSS=0V VDD régime dc Vgst1 = Vin-Vt1 ; Vgst2 = Vout-VDD-Vt2 Vgst22 b1 Id1 = Id2 = Vgst12 b2 régime ac Av0 - M2 Vin gm1 gm2 = b b 1 2 M1 Vout VSS schéma gain=pente@VDD/2 Vin pour polarisation statique Micro-électronique CMOS 24 CMOS ANALOGIQUE Composants parasites Cgs Cgd Rs Rd Cgb Cbs Cbd drain Rd Cgd gmvgs grille Cgs Cgb gmbvbs Rs source Cbd rd Cbs Ach=WL (surface du canal) As=surface de la source Ad=surface du drain Ps=périmètre de la source Pd=périmètre du drain DL=diffusion latérale (~0.05um) Cox=capacité oxyde/um2 (~5fF/um2) Cj0=capacité jonction verticale (0.2fF/um2) Cjsw0=capacité jonction parois (0.2fF/um) Cjs=Cj0/(1+VSB/F0)1/2 Cjd=Cj0/(1+VDB/F0)1/2 Cjsw=Cjsw0/(1+VSB/F0)1/2 saturation Cgs=Cox(2Ach/3+WDL) Cgd=Cox(WDL) Csb=(As+Ach)Cjs+PsCjsw Cdb=AdCjd+PdCjsw bulk off Cgs=Cgd=CoxWDL Cgb=WLCox Csb=AsCjs Cdb=AdCjd linéaire Cgs=Cgd=Cox(Ach/2+WDL) Csb=(As+Ach/2)Cjs+PsCjsw Cdb=(Ad+Ach/2)Cjd+PdCjsw Micro-électronique CMOS 25 CMOS ANALOGIQUE Analyse ac du circuit vin Cin gm1vin g2 Cd vout Cin = Cgs1 + Av0Cgd1 g2 = gd1 + gd2 + gm2 Cd = Cgd1 + Cdb1 + Cdb2+ Cgd2 schéma équivalent avec prise en compte de capacités Av = vout vin = -gm1 g2+pCd = -gm1 / g2 1+p(Cd/g2) = Av0 1+p/p1 bande passante p1 bande passante à -3dB Micro-électronique CMOS 26 CMOS ANALOGIQUE Structure à BP élevée VDD g2' = gd1 + gd2 + gm2 + gd3 + gm3 >> g2 M2 Vin M1 Av = M3 Vout -gm1 / g2 = 1+p(Cd/g2) Av0 1+p/p1 bande passante >> gain << GBW constante VSS schéma vin Cin gm1vin g2' Cd vout rappel du schéma équivalent Micro-électronique CMOS 27 CMOS ANALOGIQUE Bruit M In2 2 • Bruit thermique : I n2 4kT g m 3 2 • Shot noise : I n 2qI D K 1 • Flicker noise : Vn2 WLCOX f • Deux sources principales bruit thermique – bruit blanc, dépend de la température – expression générale pour une résistance R dvR2 = 4kTR df ou diR2 = (4kT/R) df – pour un transistor MOS, R 1/gm, et bruit thermique réduit par un facteur 2/3 (effets de champ dans le canal) diDS2 = (8kTgm/3) df ou dvieq2 = (8kT/3gm) df Micro-électronique CMOS 28 CMOS ANALOGIQUE Bruit Bruit 1/f (flicker noise) – bruit rose (dépend de la fréquence), indépendant de la température – expression générale pour une résistance de surface AR, résistance R (KFR constante technologique, VR tension aux bornes) dvRF2 = KFR(R2/AR)VR2 (df/f) – pour un transistor MOS (KFF(N) 4x10-31C2/cm2, KFF(P) 10-32C2/cm2) dvieqf2 = (KFF/WLCox2) (df/f) Micro-électronique CMOS 29 CMOS ANALOGIQUE Bruit vN2 bruit 1/f vN2 corner frequency bruit thermique dvN2 vN2 df domaine fréquentiel t domaine temporel rapport signal à bruit (signal to noise ratio) f densité spectrale de puissance (power spectral density) SNR = 10 log10 vout2 vN2 le bruit définit la limite inférieure pour un signal utile Micro-électronique CMOS 30 CMOS ANALOGIQUE Distorsion transmission idéale = transmission linéaire d'un signal composants actifs introduisent non-linéarités • slew rate • saturation • horloge (pour circuits mixtes) THD = 100 x méthode d'évaluation : Pff 10 P n=2 nff signal idéal de sortie fréquence ff analyse transitoire >10 périodes t signal réel de sortie Pout fondamental harmoniques FFT ff 2ff 3ff 4ff 5ff 6ff 7ff f la distorsion définit la limite supérieure pour un signal utile Micro-électronique CMOS 31 CMOS ANALOGIQUE Dynamic range tension de sortie utile maximale = Voutmax • déterminée par la distorsion tension de sortie utile minimale = Voutmin • déterminée par le bruit DR = Dynamic Range = Voutmax / Voutmin Micro-électronique CMOS 32 CMOS ANALOGIQUE Structures à gain élevé (1) gmeq gm1 gd1gd2 gdeq << gd1 gm2 cascode Vrc M2 Vdsc Vgsc avantage : gain élevé gm1gm2 Ac = AM1AM2 >> AM1 gd1gd2 inconvénient : condition de saturation >> dynamique réduite M1 moyen d'action : réduire Vrc (W/L)2 >> ! Vgs2 < VT2 VSS schéma Micro-électronique CMOS 33 CMOS ANALOGIQUE Structures à gain élevé (2) cascode actif 3.3 M2 -A Vgsc gmeq gm1 gd1gd2 gdeq Agm2 Vdsc << gd1 inconvénients : dynamique réduite bande passante réduite (boucle) Vg2 2.5 0.0 avantage : gain très élevé Agm1gm2 Ac >>> AM1 gd1gd2 2.0 4.0 M1 moyen d'action : réduire Vg2 (W/L)A >> ! Vgs2 < VT2 VSS schéma Micro-électronique CMOS 34 CMOS ANALOGIQUE Structures à gain élevé (3) VDD gmeq gm1 gd1gd2 gdeq << gd1 gm2 I1 M2 Vin Cascode replié M 1 I2 VSS schéma Vrc Vout avantage : gain élevé gm1gm2 Ac = AM1AM2 >> AM1 gd1gd2 structure adaptée aux faibles tensions d'alimentation Micro-électronique CMOS 35 CMOS ANALOGIQUE Adaptation d’impédances Zout réducteur d'impédance iin R vin C Zin + - vout = vout Avvin vout vout0 1+p/0 = caractéristiques Zin oo Zout 0 Av 1 iinR 1+pRC application typique : amplificateurs opérationnels Zout iin R vin Zin + - Avvin vout C vout Avvin vin iinR bande passante oo ! Micro-électronique CMOS 36 CMOS ANALOGIQUE Amplificateur drain commun VDD vin M1 Vin gm1(vin-vout) gd1+gB vout schéma équivalent IB Vout VSS source follower autre fonction : cellule de décalage de niveau dc caractéristiques Zin 1/pCgs Zout 1/gm1 Av 1 ! gmb1 Vbs 0 pour process n-well Av 1 Vout = Vin - DV (cste) 2IB DV = VGS = VT1 + b1 Micro-électronique CMOS 37 CMOS ANALOGIQUE Adaptation d’impédances ii Rehausseur d'impédance iout Zin Aiii caractéristiques Zin 0 Zout oo Ai 1 Zout iout iin C Z iout = iout0 1+p/0 = iin 1+pZC application typique : photodétection (fibres optiques) ii iin C iout Zin Aiii Zout iout Aiii ii iin Z bande passante oo ! Micro-électronique CMOS 38 CMOS ANALOGIQUE Amplificateur grille commune caractéristiques Zin 1/gm1 Zout 1/(gd1+gB) Ai 1 VDD Iin M1 IB Iout VB1 common gate iin -gm1vin gd1 iout gB vout gmb1 ! Vbs 0 pour process n-well vin schéma équivalent M1 doit être saturé pour que gd1 << polarisation (voir schéma) ! contraintes supplémentaires : gd1 << gB , gB2 << gm1 VDD Iin M1 IB Iout IB2 VSS Micro-électronique CMOS VB1 39 CMOS ANALOGIQUE Amplificateur différentiel ID1 = I0 + i Vi1 Pourquoi différentiel ? élimination du mode commun réduction harmoniques paires ID2 = I0 - i M1 M2 Vi2 M1 et M2 sont des transistors identiques (matched) régime saturé 2I0 VSS paire différentielle vin=vi1-vi2= 2I0 b 1+ i I0 - 1- i I0 i= 1 2 Micro-électronique CMOS 2b I0 vin 1- vin2 4(2I0/b) 40 CMOS ANALOGIQUE Signaux différentiels si l'on attribue (arbitrairement) Vi+ = Vi1 ; Vi- = Vi2 Vo+ = Vo1 ; Vo- = Vo2 VDD R3 R4 Vo1 Vi1 Vo2 M1 M2 Vi2 valeurs différentielles VID = Vi+-Vi- = Vi1-Vi2 VOD = Vo+-Vo- = Vo1-Vo2 Ad = vod/vid = dVOD/dVID valeurs mode commun 2I0 VICM = Vi++Vi- = Vi1+Vi2 VOCM = Vo++Vo- = Vo1+Vo2 Acm = vocm/vicm = dVOCM/dVICM VSS entrée différentielle sortie différentielle common mode rejection ratio CMRR=Ad/Acm Micro-électronique CMOS 41 CMOS ANALOGIQUE Analyse petit signal vi1 vgs1 vo1 gd1 gd3 gd4 gm1vgs1 gm2vgs2 vo2 gd2 vi2 vgs2 gd0 schéma équivalent, circuit complet l'analyse du circuit complet est difficile la difficulté augment lorsque l'on prend on compte les capacités utilisation du concept "demi-circuit" : séparation du schéma en parties différentielle et mode commun Micro-électronique CMOS 42 CMOS ANALOGIQUE Analyse demi-circuit vod/2 vid/2 vicm gd3 gd1 gm1vid/2 hypothèses M1=M2 R3=R4 vgs1 Ad = - gd1+gd3 Acm = - gd1 gd3 gm1vgs1 gd0/2 demi-circuit mode commun demi-circuit différentiel gm1 vocm gd1gd3 2gm3(gd1+gd3) Micro-électronique CMOS Zod = 1 gd1+gd3 43 CMOS ANALOGIQUE Réalisation classique VDD M3 M4 miroir de courant I0+i 2i Vi1 M1 M2 I0+i source de courant VB I0-i M0 VSS Vout Vi2 paire différentielle CL entrée différentielle sortie simple ("single-ended") la sortie en courant ou en tension dépend de la charge Ad = - gm1 = Vout gd1+gd3 Vi1-Vi2 2Vout gd1gd3 Acm = = 2gm3(gd1+gd3) Vi1+Vi2 2gm1gm3 CMRR = gd1gd3 gout=gd1+gd3 Micro-électronique CMOS 44 CMOS ANALOGIQUE Miroir de courant I1 M1 toujours saturé M2 saturé si VDS2>VGS1-VT2 I2 M1 M2 VGS1 si VT1=VT2 et KP1=KP2 et on néglige l'effet de VDS2VGS1 VSS I2 miroir de base I1 = (W/L)2 (W/L)1 l'erreur DI2 a deux principales sources : l'erreur due à la conductance de sortie DI2=gout(VDS2-VDS1) minimisation de gout par dimensionnement ou par architecture l'erreur due aux dispersions technologiques DVT, DKP minimisation des effets par layout soigné (matching) Micro-électronique CMOS 45 CMOS ANALOGIQUE Miroirs améliorés I1 M3 M1 I2 VGS3 VGS1 Vout M4 M2 conditions d'opération I1 forte inversion VGS1+VGS3>2VT M3 saturation Vout>VT M1 VSS miroir cascode conductance de sortie réduite gd2gd4 gout gm4 (W/L)2 (W/L)1 = (W/L)4 (W/L)3 Micro-électronique CMOS I2 VGS3 VGS1 VSS Vout M4 M2 miroir Wilson conductance de sortie réduite 2gd1gd4 gout gm1 46 CMOS ANALOGIQUE Amplificateur opérationnel VDD M10 M5 Vi1 M1 M6 M2 Vi2 Cc M8 Vout M7 IB M3 M9 M4 VSS circuit de polarisation amplificateur différentielle source commune Micro-électronique CMOS source follower 47 CMOS ANALOGIQUE Circuit simple de polarisation VDD Equivalent pont diviseur transistor monté en diode résistance (non-linéaire) Vr1 Vr2 sensible aux variations de l'alimentation valeur de référence peu précise (dispersions) Micro-électronique CMOS VSS 48 CMOS ANALOGIQUE Circuit bandgap génère une tension de référence stable nécessite des transistors bipolaires ! transistors bipolaires en technologie CMOS = transistors de caisson n+ n-well p+ Rb p VSS le collecteur est toujours relié au substrat pour une technologie "n-well", le potentiel du substrat est VSS, le transistor réalisé est de type pnp Micro-électronique CMOS 49 CMOS ANALOGIQUE Circuit bandgap Vr=VEB1+VR1 VR2=VEB1-VEB2=DVEB R1=R3 + VEB1 VEB2 Q1 R2 Q2 VSS circuit bandgap Vr IR3=IR2 VR3=DVEB(R3/R2) VR3=VR1 Vr=VEB1+DVEB(R3/R2) [ DVEB=(kT/Q)ln(J1/J2) ] tension de référence générée (Vr) • indépendante des variations sur la tension d'alimentation • proportionnelle à la température absolue (PTAT) Micro-électronique CMOS 50 CMOS ANALOGIQUE Entrée n Entrée p SR = ID5/Cc = 2ID1/Cc = 2ID1ugf/gm1 gm/ID plus faible pour transistors pmos SR plus élevé gm7 plus élevée si transistors nmos (2nd étage) gain, stabilité, bande passante plus élevés bruit 1/f réduit pour transistors pmos bruit thermique réduit pour gm élevée (transistors nmos) 1er étage p : + SR, stabilité, bande passante, bruit 1/f - bruit thermique Micro-électronique CMOS 51 CMOS ANALOGIQUE pour transistors où W/L >> 1 : structures pour forme carrée et optimisation des capacités parasites structures interdigitée et gaufre Micro-électronique CMOS 52 MODELE SPICE DES TRANSISTORS MOS Structure géométrique d’un NMOS bulk source oxyde p+ oxyde de grille n+ n+ p-substrat métal drain grille Symbole et polarisation silicium cristallin L canal W D B G VG Micro-électronique CMOS S VD VB VS 53 MODELE SPICE DES TRANSISTORS MOS Spice Level 1 : Résumé v p NA ni2 n NA Dépendance exponentielle de la concentration en porteurs libres ni2 p NA n N A v se bloque à 2FP, une nappe d’électrons mobiles se crée à l’interface Si/SiO2 n p ni q NA v vT FP vT vT 2 FP vT k T 26mV T 300 K q q NA Accumulation v vT Appauvri- F P Faible 2 F P Forte ssement vT inversion v T inversion Micro-électronique CMOS 54 MODELE SPICE DES TRANSISTORS MOS Spice Level 1 : Résumé Modèle larges signaux : • Transistor OFF : VGS<VTH [ ] Avec VTH 2FP +g 2FP +VSB VT +g 0 et VT0 2F P + g 2F P 2FP +VSB 2FP Tension de seuil du transistor pour VSB=0 • Transistor ON en régime saturé : - VGSVTH et VDS VGS - VTH 1 W V V I KP 2 L - VGSVTH et VDS VGS - VTH W 1 V V I KP 2 L n GS 1 + l V 2 n DS TH n n DS n p DS p GS THp 1 l 2 p V DS p Micro-électronique CMOS 55 MODELE SPICE DES TRANSISTORS MOS Spice Level 1 : Résumé • Capacités en régime saturé C C .L GB C C .W GB 0 GD GD 0 2 C C .W .L + C .L 3 C .A C .P C + V V 1 + 1 + F F GS ox GS 0 j D jsw D mj BD BD BD j j m jsw AD et PD représentent respectivement l’aire et le périmètre du drain Micro-électronique CMOS 56 MODELE SPICE DES TRANSISTORS MOS Spice Level 1 : Résumé Petits signaux Sext G CGS S RS CGB D CGD IDS CBS RD Dext CBD B G Sext RS CGB CBS CGS S gmb.vbs gbs gm.vgs gds D CGD gbd RD Dext CBD B Micro-électronique CMOS 57 MODELE SPICE DES TRANSISTORS MOS Spice Level 1 : Résumé On linéarise le modèle larges signaux autour du point de polarisation IDS0 = f(VGS0, VDS0, VSB0) en prenant le développement limité à l’ordre 1 de l’expression de IDS. I DS I DS0 + I DS VGS VGS dVGS + 0 ,VDS0 ,VSB0 I DS VBS VGS 0 dVBS + ,VDS0 ,VSB0 I DS VDS VGS 0 dVDS ,VDS0 ,VSB0 I DS gmvgs + gmbvbs + gdsvds g 2 KP m g ds n/ p W I L W 1 KP l 2 L DS 0 2I V V DS 0 GS n/ p n/ p n/ p V GS 0 n/ p TH V TH 2 l I n/ p DS 0 I V L DS 0 En / p Micro-électronique CMOS 58 MODELE SPICE DES TRANSISTORS MOS Modèles récents (BSIM, EKV, …) : Remarque : Le modèle LEVEL2 a été largement utilisé pour la simulation des circuits analogiques jusqu’à ces dernières années. Il l’est de moins en moins car on a tendance à polariser les TMOS autour de cette zone critique faible inversion/forte inversion. Ainsi, les technologues (ou fondeurs) fournissent maintenant des modèles plus élaborés, tels que le modèle SPICE BSIM, le modèle EKV,... La nappe électronique n’apparaît pas « instantanément » lorsque le potentiel de surface v devient égal à 2FP (VGS=VTH). En réalité, entre l’inversion faible et l’inversion forte existe une zone d’inversion modérée où le courant IDS provient à la fois d’un courant de conduction par les électrons du canal naissant et d’un courant de diffusion à travers la ZCE. Micro-électronique CMOS 59 MODELE SPICE DES TRANSISTORS MOS Modèles récents (BSIM, EKV, …) : On peut montrer qu’à courant de polarisation IDS0 constant, la plus grande transconductance gm est obtenue lorsque le MOS est en inversion modérée (en toute rigueur lorsque le TMOS est en inversion faible ; malheureusement, dans ce cas les courants sont si faibles qu’il est souvent impossible de charger et décharger les capacités assez rapidement!). D’autre part, les gains des amplificateurs sont toujours proportionnels au gm du transistor d’entrée. Ainsi, c’est en polarisant le MOS en inversion modérée qu’on l ’utilise le plus efficacement possible. C’est la raison pour laquelle les modèles retraçant correctement le fonctionnement du MOS dans tous les modes (inversion faible, modérée ou forte - régime linéaire ou saturé) sont de plus en plus utilisés pour la conception de circuits à faible consommation (électronique embarquée). Micro-électronique CMOS 60 MODELE SPICE DES TRANSISTORS MOS Inversion modérée : Les modes d’inversion sont ainsi définis : FP < v < 2FP : Mode d’inversion faible 2FP < v < 2FP + qqs kT/q = Y0 : Mode d’inversion modérée v > Y0 : Mode d’inversion forte v p NA ni2 n N A n n QS ni2 p NA n N A p ni qN A inversion modérée inversion faible fP 2f P 0 3 ou 4 v kT q Micro-électronique CMOS 61 MODELE SPICE DES TRANSISTORS MOS Inversion modérée : Pour un VDS donné (suffisamment élevé), faisons varier la tension VGS et traçons le courant IDS donné par le modèle LEVEL2. Au départ, VGS < Von = VTH + n kT/q et le MOS est en mode d’inversion faible. IDS est alors donné par (le fait que VDS soit élevé ou non n’est pas pris en compte par le modèle!) : q qVGS VTH VGS VTH I DS I on exp ln I DS ln I on + n.kT n.kT Lorsque VGS atteint Von, IDS atteint Ion et pour VGS > Von, le MOS passe en mode d’inversion forte avec un canal saturé (VDS élevé). IDS est alors donné par (LEVEL1) : I DS 1 W 2 KP VGS VTH 2 L avec I on 1 W 2 KP Von VTH 2 L V VTH W 1 ln I DS ln KP + 2 lnVGS VTH ln I on + 2 ln GS 2 L Von VTH Micro-électronique CMOS 62 MODELE SPICE DES TRANSISTORS MOS Inversion modérée : [ln I DS ] gm VGS I DS ln I DS discontinuité point de cassure 2 VGS VTH q n kT LEVEL1 LEVEL2 VGS VTH VGS Cette discontinuité dans la caractéristique de gm=f(VGS) est source de problèmes de convergence lors des simulations. Micro-électronique CMOS 63 MODELE SPICE DES TRANSISTORS MOS Inversion modérée : Plus grave encore, la valeur de gm pour VGS proche de Von est surestimée ce qui conduit à des résultats de simulations très peu réalistes si le MOS est polarisé dans cette zone, à savoir la zone d’inversion modérée! gm I DS LEVEL1 Réalité LEVEL2 q n kT inversion faible inversion modérée VTH Micro-électronique CMOS VGS 64 MODELE SPICE DES TRANSISTORS MOS Conclusion : Le modèle LEVEL1 est utilisé pour le dimensionnement manuel des circuits. Le LEVEL2 peut être utilisé en simulation lorsque les transistors sont placés en inversion forte, c ’est à dire pour : VGS VTH + 50 à 100mV Lorsque VGS est proche de VTH, on est en inversion faible et les résultats donnés par le LEVEL1 ou le LEVEL2 sont à prendre avec une grande précaution. On utilise alors des modèles récents comme le BSIM ou l’EKV pour les simulations. Modèles propriétaires (fondeurs) proches de ces modèles Micro-électronique CMOS 65 SIMULATEUR SPICE-LIKE Types d’analyse : • Point de polarisation (.OP) • Caractéristique de transfert (.DC) • Réponse temporelle «ou transitoire» (.TRAN) • Réponse fréquentielle (.AC) • Bruit (.NOISE) Remarque : Suivant le simulateur utilisé (CdsSpice, Spectre, HSPICE, ELDO,...), il est possible de faire d’autres types d’analyse : - analyse de Fourier - calcul des pôles et zéros - analyse en température - analyse paramétrique (variation de la taille d’un transistor,...) Micro-électronique CMOS 66 SIMULATEUR SPICE-LIKE Analyse OP ou DC: VDD R Application typique : Modèle statique du MOS - Point de polarisation (détermination du mode d’inversion et du régime de fonctionnement) VOUT - Caractéristique de transfert VOUT Point de polarisation autour de VIN = 2.5V 5 2.8 VIN Une simu DC = une suite de simus OP 0 2.5 5 VIN Micro-électronique CMOS 67 SIMULATEUR SPICE-LIKE Analyse transitoire (TRAN) : Applications typiques : Modèle larges signaux (incluant les capacités) - slew-rate d’un ampli-op - temps de réponse d’un comparateur VDD R vIN(t) - temps de réponse d’une porte logique - ... vOUT(t) vout(t) vIN(t) contrôle automatique du pas temps t Micro-électronique CMOS 68 SIMULATEUR SPICE-LIKE Remarques : 1) La simulation transitoire tient compte des capacités 1 capa C 1 résistance + 1 source de courant dont la valeur dépend de C et Dt (pas de temps) 1 simulation transitoire = 1 suite de simulations OP à chaque pas de temps, avec les capacités remplacées par des couples résistance/source de courant 2) Réduction de la durée de simulation par contrôle automatique du pas de temps 3) Réglage des paramètres de convergence (durée de simulation, précision) 4) Choix de la méthode d’intégration - Backward Euler - Gear Two - Méthode des trapèzes Micro-électronique CMOS 69 SIMULATEUR SPICE-LIKE Analyse fréquentielle (AC) : VDD R vOUT(t) Après calcul du point de polarisation, la simulation AC linéarise le circuit autour de ce point en utilisant le modèle CAO petits signaux, puis calcule la réponse fréquentielle à chaque noeud du circuit. N.B.: La source vin petits signaux doit être de type ac! vout vin vIN ~ dB Diagramme de Bode vIN0 F Application typique: - diagramme de Bode (on choisit comme amplitude pour vin, |vin| = 1) fHZ -90o Micro-électronique CMOS 70 SIMULATEUR SPICE-LIKE Simulation du bruit : sources de bruit dans le TMOS vIN0 vout2 VDD R vOUT2 Autour du point de polarisation, le circuit est linéarisé (utilisation du modèle petits signaux). Les sources de bruit internes aux composants sont ajoutées et le simulateur calcule la densité spectrale de bruit en chaque nœud (ou sur le nœud précisé selon le simulateur). En général, on précise aussi une source (l’entrée) et le simulateur fournit la densité spectrale de bruit ramenée à l’entrée : Bruit ramené à l'entrée 2 vout Av2 Densité spectrale de bruit en sortie fHZ Micro-électronique CMOS 71 SIMULATEUR SPICE-LIKE Moteur de calcul : Netlist + Choix de l’Analyse et des Paramètres de convergence Construction de la matrice nodale (lois de Kirchoff) Simu OP (Résolution d’un système d’équations non-linéaires) Point suivant Calcul de Dt et Transformation des capa. DC? TRAN? AC ou Bruit? Linéarisation + simu AC Fichiers résultats Micro-électronique CMOS 72 SIMULATEUR SPICE-LIKE Convergence : Les simulations peuvent parfois poser problème car rien n’assure la convergence de la méthode de résolution du système d’équations non linéaires (en général, méthode de Newton-Raphson, méthode itérative), sauf si : 1) Le point de départ de la méthode est suffisamment proche de la solution 2) Les modèles des composants sont continûment différenciables pour pouvoir construire la matrice Jacobienne (J) de la méthode de Newton-Raphson 3) La solution est unique (J non singulière!) Le point de départ de la solution (point 1) peut être fixé par l’utilisateur. Le point 2) est en général vérifié! Micro-électronique CMOS 73 SIMULATEUR SPICE-LIKE En revanche, le point 3) dépend : • de la topologie du circuit • des stimuli utilisés et du comportement des composants non-linéaires • des modèles utilisés Illustration de cas pouvant conduire à J singulière : 1) «Mauvaise» topologie de circuit : réseau n° 1 masse réseau n° 2 nœuds flottants en DC Les simulateurs SPICE incluent en général un «contrôleur» de topologie recherchant en particulier les nœuds sans chemin DC vers la masse. Si le cas se présente, l’erreur ainsi que le nœud impliqué sont indiqués à l’utilisateur. Micro-électronique CMOS 74 SIMULATEUR SPICE-LIKE Illustration de cas pouvant conduire à J singulière : 2) Modèle utilisé inapproprié : VDD I M2 Vin I Vin = cste Vout M1 modèle LEVEL2 (l 0) M1 M2 Vout-solution modèle LEVEL1 (l = 0) Vout gamme de Vout solutions! La solution n’est pas unique J est singulière avec le modèle LEVEL1 (l = 0). Le simulateur ne détecte pas ce type de problème. Il se contente d’indiquer qu’il n’a pu converger à l’utilisateur de choisir un modèle correct! Micro-électronique CMOS 75 SIMULATEUR SPICE-LIKE Illustration de cas pouvant conduire à J singulière : 3) Stimuli DC utilisés et comportement des éléments non-linéaires : VDD 0 A 0 B NAND C 1 nœud flottant si A = B = 0 C A GMIN B GMIN Solution : SPICE résout ce problème en ajoutant une conductance GMIN ( = 10-12 W-1 par défaut) aux bornes de tout composant non linéaire. N.B.: GMIN doit être assez faible pour ne pas dégrader la précision des résultats. Micro-électronique CMOS 76 SIMULATEUR SPICE-LIKE Autre problème pouvant conduire à une non convergence en DC : Il faut absolument éviter d’utiliser de très petites résistances «flottantes» car on peut montrer que les critères de convergence peuvent n’être jamais satisfaits en dessous d’une certaine valeur de résistance (pour qu’ils soient satisfaits, on serait conduit à des précisions inférieures à la résolution de la machine!). Ces résistances se rencontrent comme : • résistances parasites des composants semi-conducteur • résistances utilisées en «ampère-mètre» Remarques : 1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliser une source de tension DC nulle. SPICE calcule automatiquement le courant dans toute source de tension indépendante. Micro-électronique CMOS 77 SIMULATEUR SPICE-LIKE Remarques : 1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliser une source de tension DC nulle. SPICE calcule automatiquement le courant dans toute source de tension indépendante. Elle tient donc lieu d’ampère-mètre sans perturber le circuit! 2) Dans SPECTRE, les résistances parasites inférieures à une certaine valeur (contrôlée par MINR) sont automatiquement retirées lors d’une analyse DC. Néanmoins, s’il est indispensable de tenir compte des résistances parasites, il faut diminuer le critère de convergence absolue («abstol» dans SPICE). 3) De très petites valeurs de résistance (1 mW) entraînent en général des matrices mal conditionnées, ce qui favorise aussi les problèmes de convergence. Micro-électronique CMOS 78 SIMULATEUR SPICE-LIKE Solutions aux problèmes de convergence : Bien que les dernières versions de simulateurs circuit implémentent de plus en plus d’astuces pour éviter les problèmes de convergence en DC, l’utilisateur se trouve encore parfois confronté à ce problème, notamment lorsque le circuit atteint une taille non négligeable (> 50 éléments par exemple). L’utilisateur peut alors exemple : .NODESET V(2) = 3V réseau complexe nœud n° 2 SPICE cherche la solution DC du système incluant le sous-circuit A. Une fois la solution trouvée, il supprime A et résout de nouveau le système N.B.: Il n’est pas nécessaire d’indiquer le point de départ de tous les noeuds du circuit! Micro-électronique CMOS sous-circuit A 1W 3V 79 SIMULATEUR SPICE-LIKE • forcer la valeur d’un nœud (avec SPECTRE) : Même principe que le .NODESET, mais SPECTRE conserve la solution obtenue en incluant le sous-circuit A. Il ne résout pas de nouveau le circuit! • utiliser la méthode de continuité (Continuation method) : Principe : On doit résoudre le système non-linéaire f(v) = f(v(l),l) = 0, où l est un paramètre du système (par exemple la valeur de GMIN). On fait alors varier pas-à-pas l, d’une valeur où la solution du système est facile à obtenir jusqu’à la valeur finale correspondant au circuit réel (l = GMIN = 10-12 W-1, par exemple) et pour laquelle la solution aurait été impossible à obtenir directement. La solution obtenue au pas «n-1» (ln-1) est utilisée comme point de départ pour résoudre le système au pas «n». SPICE2 : source-stepping SPICE3/SPECTRE : gmin-stepping contrôlé par le paramètre «ITL6» précisant le nb de pas pour (allant de 0 à 1). Micro-électronique CMOS 80 SIMULATEUR SPICE-LIKE SPICE2 : source-stepping - SPICE3/SPECTRE : gmin-stepping contrôlé par le paramètre «ITL6» précisant le nb de pas pour l (allant de 0 à 1). v f(v) = 0 v(1) 0<l<1 Source-stepping : v(0) l=1 l=0 1 2 3 4 5 6 7 l Les sources de tension et de courant sont toutes mises à 0 (l=0) puis incrémentées jusqu’à leur valeur finale (l=1). ITL6 = 7 Gmin-stepping : Une résistance nulle est placée en parallèle avec tous les éléments non-linéaires (transistors, diodes,...) puis sa valeur est incrémentée jusqu’à la valeur finale 1/GMIN = 10-12 W (valeur par défaut). Micro-électronique CMOS 81 SIMULATEUR SPICE-LIKE • Récapitulation des remèdes à appliquer lors d’un problème de convergence DC : 1) Résoudre les problèmes de topologie (un «warning» est généralement donné concernant les nœuds sans chemin DC jusqu’à la masse) 2) Vérifier que les paramètres de modèle soient dans des gammes de valeurs correctes. Spectre le contrôle automatiquement si l’option «+param» est validée! 3) Eliminer les résistances flottantes de faibles valeurs. 4) Utiliser NODESET pour fixer le point de départ de «Newton-Raphson» sur les nœuds soupçonnés délicats. En général, le dimensionnement manuel préliminaire permet de connaître les points de polarisation! 5) Forcer un nœud (avec Spectre) le cas échéant Micro-électronique CMOS 82 SIMULATEUR SPICE-LIKE 6) Utiliser la méthode de continuité en précisant une valeur non nulle pour ITL6 (SPICE2) 7) Augmenter ITL1, nombre d’itérations maximum lors du calcul du point de polarisation, et ITL2, nombre d’itérations maximum lors d’une analyse DC (SPICE2) 8) Augmenter GMIN (10-12 W-1 par défaut). Attention de ne pas trop perturber le circuit d’origine! 9) Définir la région de fonctionnement des transistors sensibles (OFF ou ON) 10) En cas de difficultés de convergence au cours d’une analyse DC, diminuer le pas de l’analyse 11) Jouer sur les critères de convergence «abstol», «reltol». 12) Diviser le circuit en sous-circuits simulables. Déterminer pour chaque sous-circuit son point de polarisation. Puis utiliser ces points de polarisation précédants comme «NODESET» sur le circuit complet. Micro-électronique CMOS 83 SIMULATEUR SPICE-LIKE Précision des résultats Elle est affectée par trois points : • la précision des modèles • GMIN • les critères de convergence Précision des modèles Plus le modèle est proche de la réalité, plus le résultat sera précis. Attention, si le modèle inclue des résistances de très faibles valeurs, des problèmes de convergence peuvent apparaître! GMIN, conductance minimale Aux bornes de tout élément non linéaire, les simulateurs circuits introduisent des conductances GMIN pour des raisons de convergence Micro-électronique CMOS 84 SIMULATEUR SPICE-LIKE GMIN GMIN GMIN GMIN GMIN La valeur par défaut usuelle, GMIN = 10-12 W-1 n’introduit pas d’erreur appréciable, sauf par exemple dans le cas de circuits à capacités commutées où les capacités doivent souvent «tenir» la tension sur une «longue» période de temps. Dans ce cas, essayer de mettre GMIN à 0, en espérant que le .OP convergera! Micro-électronique CMOS 85 SIMULATEUR SPICE-LIKE Critères de convergence 1) Méthode numérique de résolution : Les simulateurs circuits usuels formulent les lois de Kirchhoff sous forme matricielle. On peut montrer que le jeu minimum d’inconnues peut se réduire aux potentiels des nœuds du circuit (exceptée la masse - c’est la référence!) associés aux courants dans les sources de tension. Ainsi, pour traduire le fonctionnement électrique du circuit, il suffit d’écrire la loi de Kirchhoff sur les courants : courants 0 noued qui se traduit par un système de n équations non linéaires à n inconnues vi (par souci de simplification, on appelle aussi vi le courant dans une source de tension!) : f v 0 où v est un vecteur de dimension n Micro-électronique CMOS 86 SIMULATEUR SPICE-LIKE Le nombre n est égal au nombre de nœuds du circuit plus le nombre de source de tension. A une dimension (n=1), la méthode de résolution (Newton-Raphson) s’illustre ainsi : f(v1) f(v) La solution n’aura convergé qu’après une infinité d’itérations! f(v2) v v 3 v 2 v1 Il faut trouver des critères d’arrêt ou critères de convergence v 2) Critères de convergence : Le simulateur considère qu’il a convergé si les deux critères suivant sont vérifiés simultanément : - Critère sur le résidu (Residue Convergence Criterion - RCC) - Critère sur l’itération (Update Convergence Criterion - UCC) Micro-électronique CMOS 87 SIMULATEUR SPICE-LIKE a) Critère sur le résidu (Residue Convergence Criterion - RCC) : f i v ( k ) reltol f imax + abstol avec f imax max courants entrant au noeud i Par défaut : reltol 0,1% et abstol 1pA N.B.: «abstol» est appelé «iabstol» dans Spectre. b) Critère sur l’itération (Update Convergence Criterion - UCC) : vi( k +1) vi( k ) reltol Vimax + vntol avec Vimax max vi( k ) , vi( k +1) Par défaut : reltol 0,1% et vntol 1mV N.B.: «vntol» est appelé «vabstol» dans Spectre. Micro-électronique CMOS 88 SIMULATEUR SPICE-LIKE Remarques : 1) Le critère relatif (reltol) permet de s’affranchir de la valeur absolue du potentiel au noeud (ou des courants entrant). Ainsi, on peut simuler des circuits à potentiels (et/ou courants) élevés ou faibles, sans avoir à ajuster le critère de convergence. 2) Le critère de convergence absolu (vntol ou abstol) permet au simulateur de converger même pour des potentiels (ou courants) très faibles. S’il n’existait pas, le critère à vérifier «retol.Vimax» serait si faible (pour des Vimax très faibles) qu’il engendrerait un nombre d’itérations trop grand, ou une impossibilité de converger en raison de la résolution minimale de la machine. 3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible : I i-1 VD > 0,7V Une très faible variation de VD engendre une très grande variation du courant I entrant au noeud i Le UCC sera vérifié au noeud i mais pas le RCC. i Micro-électronique CMOS 89 SIMULATEUR SPICE-LIKE Remarques : 3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible : I i-1 VD > 0,7V Une très faible variation de VD engendre une très grande variation du courant I entrant au noeud i Le UCC sera vérifié au noeud i mais pas le RCC. i 4) Le critère sur le résidu est important lorsque l’impédance au noeud i est forte : I i-1 VD < 0 i Pour une grande gamme de VD<0, le courant I entrant au noeud i ne change pratiquement pas Le RCC sera vérifié au noeud i alors que le UCC peut ne pas l’être! Micro-électronique CMOS 90 TECHNOLOGIE CMOS Eléments intégrables en technologie CMOS : Résistances Rcarré Nwell n+ p+ SiO2 Résistance «diffusée» Nwell ou n+ 2KW 25W 40W p-sub R = 7 x Rcarré Résistance en polysilicium SiO2 poly p-sub Micro-électronique CMOS 91 TECHNOLOGIE CMOS SiO2 poly Résistance en polysilicium p-sub NB.: Peu sensible à T (température) et DV contrairement aux résistances diffusées DV Contrôle de la valeur absolue d’une résistance difficile mais appairage «facile» : Contrôle de la valeur absolue Eviter les dimensions minimales Eviter les courbures : mauvais Micro-électronique CMOS meilleur 92 TECHNOLOGIE CMOS Appairage Même structure! Même température Même forme, même taille Séparation minimale Même orientation Même voisinage Dimensions non minimales Micro-électronique CMOS 93 TECHNOLOGIE CMOS Capacités Capacité poly-diffusion Capacité poly1-poly2 Oxyde de grille poly n+ SiO2 poly2 SiO2 poly1 Nwell p-sub p-sub Seule capacité réalisable avec techno CMOS digitale Pb de résistance d’accès (Nwell) Très bonnes capacités Valeur absolue mal contrôlée mais bon appairage Pas de poly2 dans les technos digitales classiques Micro-électronique CMOS 94 TECHNOLOGIE CMOS Transistors MOS Oxyde de grille En forme de I SiO2 n+ L drain grille n+ LOCOS p+ p-sub bulk contact grille source W TMOS le plus simple bulk source drain Utilisable jusqu’à L = 20mm Micro-électronique CMOS 95 TECHNOLOGIE CMOS Autres formes en fonction de la forme de la grille C << CGS drain D W L drain S TMOS interdigité (pour W grand) Attention aux densités de courant dans les pistes de métallisation TMOS en forme de gaufre CDB et CSB minimales Densités de courant! TMOS en serpentin Transistor long (L grand) mais compact Int. pour R grande et commandable Micro-électronique CMOS 96 TECHNOLOGIE CMOS Transistors bipolaires p+ p+ Nwell p-sub Base Bip vertical parasite p+ Pour le bipolaire latérale, E,B et C peuvent être connectés à n’importe quel potentiel Le collecteur du bipolaire vertical doit toujours être relié au potentiel du substrat (potentiel le plus bas) Emetteur Collecteur Le bipolaire vertical possède généralement des caractéristiques supérieures au latéral! Micro-électronique CMOS 97 BLOCS FONCTIONNELS Amplificateur de base Etude en larges signaux : VDD I bias RL vIN VIN0 + vin RS vin VIN 0 W L vOUT VOUT0 + Av vin CL Cette étude permet notamment de déterminer les relations donnant le point de fonctionnement du circuit. La tension VIN0 = VGS0 et le rapport W/L définissent le courant Ibias dans le MOS : 1 W I bias KPn VIN 0 VTn 2 L 2 La résistance de charge RL et VDD définissent le point de fonctionnement en sortie : VDD VOUT0 RL Ibias VOUT0 VDD RL Ibias Micro-électronique CMOS 98 BLOCS FONCTIONNELS Exemple numérique : I bias 10 mA et W 50 1 50 10 120 VIN 0 VTn L 2 2 2 2 VIN 0 978 mV VOUT0 2,5 V et VDD 5 V 2,5 5 RL 1010 . 6 RL 250 KW Etude en petits signaux : a) En basses fréquences : Rout RS Le schéma équivalent petits signaux de l’étage en basses fréquences (sans inclure les capacités) Rin vin Av0 vout gm vin On en déduit le gain BF : gds + 1 RL Micro-électronique CMOS vout gm gm vin gds + 1 / RL gds + g L 2 KPn W / L Ibias Ibias + gL VEn L 99 BLOCS FONCTIONNELS Application numérique : Av0 On a d’autre part : 2 120 (50 / 2) 10 10 /(50 2) + 10 / 250.10 Rin 6 3 Rout 1 gds + g L 60000 60 36 dB 0,1 + 4 Rout 1 250 KW gL b) Comportement en fréquences : RS G Zout CDG Zin vin D v gs vout CGS gm vgs CDS + CL CL gds + g L S La présence des trois capacités CGS, CDG et C’L complique l’établissement de la fonction de transfert Av(s)=vout/vin. On va donc étudier dans un premier temps l’influence de chaque capacité, individuellement. Micro-électronique CMOS 100 BLOCS FONCTIONNELS • Influence de CGS seule : RS G Zin vin v gs D Zout vout CGS gm vgs gds + g L 1 v g v m gs out g ds + g L 1 v 1 / p CGS v v gs RS + 1 / p CGS in 1 + p RS CGS in S On en déduit : Av s vout vin gm g ds + g L 1 + p RS CGS Système passe-bas de pulsation de coupure Av0 1+ j c1 c1 Micro-électronique CMOS 1 RS CGS 101 BLOCS FONCTIONNELS Av dB Application numérique : Av0 CGS 20dB par décade 2 C ox W L 0.667 2.729 100 182 fF 3 RS petit (source de tension) : RS 1 KW c1 log c1 1 10 182.10 15 3 f c1 874 MHz RS grand (résistance de sortie d’un étage amplificateur classique) : RS 1 50 2 5 MW 2 g ds 2 10.10 6 c1 1 5.10 182.10 15 6 D’autre part, l’impédance de sortie reste purement résistive : Zout 1 gds + g L et l’impédance d’entrée est purement capacitive : Z in 1 p C GS f c1 175 kHz Micro-électronique CMOS 102 BLOCS FONCTIONNELS • Influence de C’L seule : RS G D vout Zin vin vout g m vin Zout gm vgs v gs gds + g L Av p système passe-bas de pulsation de coupure : CBD C j AD V 1 + DB fj mj + CL CDS + CL C jsw PD V 1 + DB fj m j sw g ds + g L + p.C L CL vout vin S Application numérique : 1 c 2 gm Av0 g ds + g L C L 1+ j 1+ p c2 g ds + g L gds + g L CL Capacité parasite des pistes de connexion (25fF) + capacité d’entrée de l’étage qui suit (150fF par ex.) Micro-électronique CMOS 103 BLOCS FONCTIONNELS Application numérique : CBD C j AD V 1 + DB fj mj + Pour un W/L=50/2, AD = 50x2 et PD = 2x(50+2), ainsi C jsw PD V 1 + DB fj C BD m j sw 0,35 50 2 2,5 1 + 0,94 0 , 45 + 0,31 2 52 2,5 1 + 0,94 0 , 49 20 fF + 17 fF 35 fF CL 35 + 175 210 fF Finalement, c2 0,1.10 6 + 4.10 6 210.10 15 D’autre part, l’impédance reste infinie : f c 2 3,1 MHz Zin et l’impédance de sortie est donnée par Z out 1 g ds + g L + p.C L g ds + g L C L 1+ p g ds + g L N.B.: A haute fréquence, Zout devient capacitive. Micro-électronique CMOS 104 BLOCS FONCTIONNELS • Influence de CDG seule : RS G D Zout CDG Zin vout gm vgs v gs vin S courants 0 0 gds + g L La capacité CDG couple directement l’entrée et la sortie par contre-réaction! Le calcul de Av, sans approximation donne : g m v gs + g ds + g L vout + p.C DG vout v gs 0 D courants G v gs vin RS + p.C DG v gs vout 0 g m p.C DG v gs + g ds + g L + p.C DG vout 0 1 1 R + p.C DG v gs p.C DG vout R vin S S 1 g + g L + p.C DG 1 + p.C DG ds p.C DG vout vin R g p . C R S m DG S Micro-électronique CMOS 105 BLOCS FONCTIONNELS 1 g + g L + p.C DG 1 + p.C DG ds p.C DG vout vin g m p.C DG RS RS C DG 1+ p g + g g ds + g L L 1 + p RS C DG ds + p RS C DG vout vin C gm 1 p DG gm 1 / Av0 v out vin C Av0 1 p DG gm 1 + p RS C DG 1 + p C DG p Av0 RS C DG g ds + g L C 1 p DG gm système du premier ordre à un pole et un zéro C f Av0 1 p DG 1 j 1 j gm v z fz Av out Av0 Av0 f vin 1 1+ j 1+ j 1 + p RS + Av0 RS C DG c3 f c3 g ds + g L 1 1 c3 RS M C DG 1 RS 1 + Av0 C DG RS g ds + g L effet Miller Micro-électronique CMOS 106 BLOCS FONCTIONNELS Application numérique : z C DG C DGO W 0,34 50 17 fF 2 KPn W / L I bias gm 60000.10 12 C DG C DG 17.10 15 f z 2,29 GHz RS grand (sortie d’un étage amplificateur classique, ex. RS = 5 MW) : M 1+ c 3 1 RS g ds + g L Av0 Av0 60 1 1 6 5.10 60 17 10 15 RS Av0 C DG f c 3 31,2 kHz Tout ce passe comme si CDG avait été rabattue à l’entrée, et multipliée par |Av0|! RS G D Effet Miller Av0 CDG vin vout gm vgs v gs gds + g L S Micro-électronique CMOS 107 BLOCS FONCTIONNELS RS petit (ex. RS = 1 KW) : M 1+ 1 RS g ds + g L c3 Av0 1 + 1 1 1 10 + 3 10.10 6 250.10 + 60 243 + 60 300 3 1 1 3 RS M C DG 10 300 17 10 15 f c 3 31 MHz En réalité, l’effet Miller existe toujours, mais RS est si faible que c’est Z2 (cf. théorème de Miller) qui détermine la fréquence de coupure : c3 1 1 RS 1 + Av0 CDG RS gds + g L 1 RS CDG + CDG gds + g L Av0 RS CDG Terme prédominant L’effet Miller semble donc très perturbateur puisqu’il limite fortement la bande passante (fc3=31,2 kHz pour RS grand, ce qui représente le cas général dans les systèmes intégrés CMOS) Micro-électronique CMOS 108 BLOCS FONCTIONNELS Rappel sur le théorème de Miller : i2 i1 Réseau n°1 Z v1 Av Av On en déduit : v2 Réseau n°2 v1 Av 1 Z i1 v 2 v1 Z i2 Z i1 1 v 2 1 A Z i2 v v2 v1 i1 Z v1 1 A i1 Z 1 i1 v A Z v v i2 Z 2 i2 2 A 1 v Réseau n°1 Z1 i2 v1 Z 1 Av v2 Z2 Réseau n°2 Av Z Av 1 En général, si |Av| est assez grand, Z2 est négligeable et tout se passe comme si l’on rabattait à l’entrée Z multipliée par l’inverse du gain. Micro-électronique CMOS 109 BLOCS FONCTIONNELS L’effet Miller semble donc très perturbateur puisqu’il limite fortement la bande, mais ce phénomène peut être utile pour stabiliser l’amplificateur. Dans ce cas, on place en parallèle avec CDG, une capacité de compensation CC Choisissons par ex. Cc = 50 fF. On a, toujours pour RS = 5 MW : C DG C DG + CC 67 fF fz 2 KPn W / L I bias gm 581 MHz 2 C DG C DG f c3 7,9 kHz 2,29.17 / 67 31.2.17 / 67 Remarque : Le pôle dominant, fc3, est rendu encore plus dominant. Le zéro se rapproche aussi de l’origine mais reste tout de même à 476 MHz. Tous les pôles obtenus jusqu’à maintenant sont négatifs, c’est impératif pour la stabilité du système. En revanche la capacité CDG (ou Cc + CDG) introduit un zéro positif. Micro-électronique CMOS 110 BLOCS FONCTIONNELS Avec zéro positif Avec zéro négatif [ Av j 2 f ] 45 135 f c3 f f 1 j fz 581.10 6 Av Av0 60 f f 1+ j 1+ j f c3 7.9.10 3 [ Av ] Arctg f f 1+ j fz 581.10 6 Av Av0 60 f f 1+ j 1+ j f c3 7.9.10 3 [ Av ] Arctg 1 j 1 j f f Arctg f c3 fz f f + Arctg f c3 fz fz Zéro négatif ! Avo < 0 - Zéro positif Zéro positif ou négatif, le module reste inchangé! 180 f Hz Micro-électronique CMOS 111 BLOCS FONCTIONNELS Un zéro positif (dans le demi-plan de droite), engendre un déphasage négatif supplémentaire! réduction de la marge de phase • Etude tenant compte de toutes les capacités : RS G Zout CDG Zin vin D v gs vout CGS gm vgs CDS + CL CL gds + g L S Le calcul est similaire à celui mené pour CDG seule. Micro-électronique CMOS 112 BLOCS FONCTIONNELS 1 p On trouve : Av Av0 Cm gm RS C L 1 + RS CGS + M C m + C m CGS + C m C L + CGS C L p 2 p+ g ds + g L g ds + g L 2 C La résolution de l’équation du second degré formée en annulant le dénominateur de Av donne les deux pôles du système : 2 CL CL 4 RS RS M Cm + + RS CGS + RS M Cm + + RS CGS C2 gds + g L gds + g L gds + g L pd RS 2 .C 2 gds + g L 2 CL CL 4 RS RS M Cm + + RS CGS RS M Cm + + RS CGS C2 gds + g L gds + g L gds + g L pnd RS 2 .C 2 gds + g L Micro-électronique CMOS 113 BLOCS FONCTIONNELS Le zéro, positif, est quant à lui donné par : pz gm Cm Comme évoqué précédemment, Cc (donc Cm) est utilisée pour positionner les pôles et les zéros du système afin de le stabiliser. Il est donc intéressant de tracer le lieu des pôles en fonction de Cm - En général, on trace plutôt le lieu de log(|pd/n|) =f(log(Cm)) : Cm petit (Cc = 0 et Cm = CDG 0) : En prenant Cm = 0, on obtient pour le pole dominant : C L RS CGS gds + g L 2 2 CL CL 4 RS + RS CGS + + RS CGS C C gds + g L GS L gds + g L gds + g L pd RS 2 .C C gds + g L GS L de même pour pnd en remplaçant le + par un - dans la racine carrée. Micro-électronique CMOS 114 BLOCS FONCTIONNELS Si CL RS CGS gds + g L pd Cm 0 (cas général) gds + g L 1 et pnd Cm 0 CL RS CGS Inversement, si CL RS CGS gds + g L f d f c 2 et f nd f c1 (notre cas!) f d f c1 175 KHz et f nd f c 2 3,1 MHz Le lieu log(|pd/n|) =f(log(Cm)) est une droite horizontale pour Cm petit. Cm grand (Cc ) : RS M C m + pd RS M C m 2 2 4 RS C m CGS + C L g ds + g L RS C m CGS + C L g ds + g L 4 RS C CGS + C L RS M C m 1 1 m g ds + g L RS M C m 2 RS 2 C m CGS + C L g ds + g L Micro-électronique CMOS 115 BLOCS FONCTIONNELS Cm grand (Cc ) : 2 RS C CGS + C L RS M C m 1 1 m 2 g + g R M C ds L RS M C S m pd RS RS M C m 2 2 C m CGS + C L g ds + g L pd Cm gds + g L gm RS Cm f d f c3 Ainsi, le lieu log(|pd/n|) =f(log(Cm)) est une droite de pente -1 pour Cm grand. De même, pour le pôle non dominant, on obtient : p nd C m 2 M g ds + g L gm 2 CGS + C L CGS + C L f nd 60000.10 12 99 MHz 2 392.10 15 et le lieu log(|pd/n|) =f(log(Cm)) est une droite horizontale pour Cm grand. Micro-électronique CMOS 116 BLOCS FONCTIONNELS Valeur de Cm à partir de laquelle commence la séparation des pôles : f (Hz) fz 3,1 MHz 175 KHz fnd 99 MHz séparation des pôles C L + RS C GS g ds + g L + C L C GS C L RS M C m et C m C GS fd Cm (F) Cm augmentant, la séparation des pôles commence lorsque les termes contenant Cm ne deviennent plus négligeables dans les expressions de pd et pnd, i.e. lorsque : C C L + GS RS M g ds + g L M C C et C m GS L C GS + C L Cm Micro-électronique CMOS 117 BLOCS FONCTIONNELS La séparation des pôles commence donc pour : C C C C C L C L C m min + GS , GS L + GS 3,3 fF RS M g ds + g L M CGS + C L RS M g ds + g L M Inversement, pour Cm ne devenant plus négligeable, i.e. pour C C C L C C L C L C m max + GS , GS GS 97 fF M CGS + C L CGS + C L RS M g ds + g L pnd atteint une valeur limite. Calcul simplifié des pôles du système (du second ordre) : 1 p Av Av0 Cm gm RS C L 1 + RS CGS + M C m + C m CGS + C m C L + CGS C L p 2 p+ g ds + g L g ds + g L 2 C Micro-électronique CMOS 118 BLOCS FONCTIONNELS Av Av0 Par identification avec : pnd Cminf pd Conclusion : C L + gds + g L RS CGS RS CGS C L CL + gds + g L RS CGS gds + g L RS M RS CGS pd pnd p pz p pd p pnd pz Cm Cminf C 1+ m Cmsup 1+ RS CGS CL C C GS L RS CGS + CL CGS + CL et Cmsup 1 1 1 CL CL C + + RS M Cm RS CGS + 1+ m gds + g L gds + g L Cminf Pour Cm assez grand (il y a séparation), on a pz gm Cm pd gds + g L 1 RS gm Cm RS Av0 Cm Micro-électronique CMOS pnd gm CGS + CL 119 BLOCS FONCTIONNELS Remarque : Il se peut (ce n’est pas notre cas) que la séparation ne soit pas suffisante (marge de phase trop faible) car le zéro s’est trop rapproché et/ou le pnd ne sait pas assez éloigné. On peut alors jouer sur gm pour éloigner à la fois le pnd et le pz! D’autre part, on peut faire une étude identique pour l’impédance d’entrée et de sortie qui sont données par : Z in Z out [C GS 1 + 1 Av0 1 g ds + g L C L + C m p g ds + g L Cm p C2 p 1+ g ds + g L CGS + 1 Av0 C m 1+ ] 1 + RS CGS [ ] 1 + RS CGS + C m p RS C L + M Cm + C 2 p2 p+ g ds + g L g ds + g L Micro-électronique CMOS 120 BLOCS FONCTIONNELS Etage différentiel VDD Entrée différentielle - Sortie référencée à la masse M4 M3 vOUT CL M1 vIN + VIN 0 + vin+ M2 Auto-polarisation de l’étage grâce au miroir de courant M3-M4. On impose vIN IB VSS VIN 0 + vin vind v IN + v IN vin+ vin On pose : W1 W2 W W et 3 4 L1 L2 L3 L4 v IN c v IN + v IN + 2 VIN 0 + vin + vin+ 2 VIN 0 v v + IN c IN + 2 + vinc v IN v IN c 2 Micro-électronique CMOS 121 BLOCS FONCTIONNELS VDD M4 M3 CL M1 2 M2 2 IB VSS vIN c VIN0 + vinc La sortie s’exprime comme une combinaison linéaire des deux entrées : vOUT VOUT0 + Avd + Avc vinc : Entrée différentielle vinc : Entrée de mode commun Avd : Gain différentiel Avc : Gain de mode commun Remarque : Les sources de tensions vINc et ne sont pas réelles. Elles sont issues d’un artifice mathématique pratique pour l’étude de l’étage différentiel. Micro-électronique CMOS 122 BLOCS FONCTIONNELS Gain de mode commun : On suppose = 0, i.e. les deux entrées de l’étage sont attaquées par une même tension vINc = VINO + vinc Le courant IB étant constant et les paires de transistors M1-M2 et M3-M4 étant constituées de transistors identiques, les courants dans chacune des branches M1-M3 et M2-M4 sont identiques, égaux à IB/2. Dans ce cas, la tension de mode commun vinc peut varier, IB restera constant et le potentiel sur le drain de M1 restera égal à VOUT0. Le gain de mode commun Avc est nul Remarque : Ceci n’est parfaitement exact que si IB est parfaitement constante. Or, IB sera réalisée par un transistor qui présentera une résistance de sortie non nulle. Ainsi, en toute rigueur, le gain de mode commun est très faible. Micro-électronique CMOS 123 BLOCS FONCTIONNELS Gain différentiel : Il est donné par Avd gm1 gds1 + gds3 et sera donc élevé. L’intérêt fondamental d’un étage différentiel est de rejeter le mode commun et d’amplifier le mode différentiel Etude larges signaux Point de polarisation en sortie : La tension VGS3 est déterminée par le courant IB/2. Les deux branches M1-M3 et M2-M4 étant identiques et parcourues par le même courant IB/2, la tension sur le drain commun à M2 et M4 sera nécessairement égal à celle sur le drain commun à M1 et M3. Micro-électronique CMOS 124 BLOCS FONCTIONNELS Ainsi, le point de polarisation en sortie est déterminé par : IB 1 W KPp 3 VOUT0 VDD VTp 2 2 L3 2 VOUT0 VDD + VTp IB KPp W3 L3 N.B. : Le point de polarisation en sortie ne dépend pas du mode commun en entrée! Dynamique de sortie : Elle est déterminée par le fait que M2 et M4 doivent rester en saturation (pour OUT- < vOUT < OUT+) afin que le gain différentiel ne soit pas affecté. VDS2 vOUT VS2 VDS sat 2 VIN 0 VS2 VTn VDS4 vOUT VDD VDS sat 4 vOUT VIN 0 VTn IB VOUT0 VDD VTP KPp W4 / L4 Micro-électronique CMOS 125 BLOCS FONCTIONNELS OUT VIN 0 VTn et OUT+ VDD IB KPp W3 / L3 La dynamique de sortie (borne inférieure) dépend du mode commun! Dynamique d’entrée en mode commun (CMR) : La dynamique d’entrée en mode commun correspond à la plage sur laquelle le mode commun vINc peut varier de telle sorte que l’étage remplisse correctement sa fonction, i.e. de telle sorte que le gain de mode commun soit nul (rejet du mode commun) et que le gain différentiel soit élevé (amplification du mode diff.). Borne inférieure (CMR-) : On suppose l’étage attaqué par une même tension, vINc, sur vIN+ et vIN-. Micro-électronique CMOS 126 BLOCS FONCTIONNELS Borne inférieure (CMR-) : On suppose l’étage attaqué par une même tension, vINc, sur vIN+ et vIN-. Lorsque vINc diminue, le potentiel, VA, sur la source commune à M1 et M2 suit fidèlement vINc car les VGS aux bornes de M1 et M2 restent identiques, déterminés par le courant constant IB/2. Si la source de courant IB était parfaite, VA pourrait atteindre VSS. Or la source est généralement réalisée par un transistor, M5, placé en saturation. M2 M1 VA VG5 La borne inférieure de la dynamique d’entrée en mode commun est limitée par l’entrée en linéaire de M5 M5 IB VSS v IN c 1 W KPn 5 VG5 VSS VTn 2 L5 2 vINc VGS1 VSS VDS VDSsat 5 IB + VTn KPn W1 / L1 Micro-électronique CMOS 2 IB KPn W5 / L5 127 BLOCS FONCTIONNELS Borne inférieure (CMR-) : CMR VSS + VTn + IB + KPn W1 / L1 2 IB KPn W5 / L5 Borne supérieure (CMR+) : Lorsque vINc augmente, VA augmente aussi en suivant fidèlement vINc. Or, les potentiels sur les drains de M1 et M2 sont identiques, égaux à VOUT0. Ainsi, les VDS de M1 et M2 diminueront, et leurs VGS resteront constants. Pour une certaine valeur vINc = CMR+, M1 et M2 entreront en linéaire, et le gain différentiel de l’étage chutera. La borne supérieure de la dynamique d’entrée en mode commun est limitée par l’entrée en linéaire de M1 et M2 VDS1 VOUT0 VA VDSsat 1 vINc VA VTn CMR+ VOUT0 + VTn VDD + VTp + VTn Micro-électronique CMOS IB KPp W3 L3 128 BLOCS FONCTIONNELS Etude petits signaux Nous avons vu que le gain de mode commun, Avc, est très faible. Il dépend principalement de la perfection de la source de courant IB. Si la résistance de sortie du transistor M5 est assez grande (i.e. L5 grand et/ou IB faible), on peut admettre que la source IB est parfaite et que Avc = 0 (Hyp. vérifiée dans la suite) Etude à basses fréquences : G1 On suppose que les résistances de sortie de M1 et M2 sont infinies (l1 = l2 = 0). Le schéma équivalent petits signaux de l’étage différentiel attaqué par une tension purement différentiel v gs2 v gs1 gm1 vgs1 2 vA G2 gm1 vgs2 vgs4 gm3 + gds3 gds1 0 Micro-électronique CMOS gds1 0 vOUT gm3 vgs4 gds3 2 129 BLOCS FONCTIONNELS gm1 v gs1 + gm1 v gs2 0 v gs1 + v gs2 0 v gs1 v gs2 + 0 v gs2 v gs1 v A + v gs1 + 2 2 0 vA 0 Remarque : Si gds1 est non nul, vA sera de toute façon très faible car proportionnel à avec un petit coefficient de proportionnalité (de l’ordre de l’unité)! Le schéma petits signaux se réduit donc à : On en déduit aisément : v 2 gm1 2 vout gds1 + gds3 + gm3 gds1 + gds3 gm3 v + gm1 2 2 Avd 0 vout gm1 gds1 + gds3 N.B. : C’est le gain d’un étage amplificateur inverseur classique à charge active! Micro-électronique CMOS 130 BLOCS FONCTIONNELS Etude à hautes fréquences : On suppose les résistances des sources de tension sur vIN+ et vIN- négligeables (généralement le cas). Ainsi, les pôles formés par les capacités CDG1 et CDG2 rabattues par effet Miller sur les deux entrées sont repoussés très loins et n’influenceront pas la réponse en fréquence. Ces capacités créeront aussi des zéros à gm1/CDG qui seront aussi négligeables vue les faibles valeurs de CDG. Ainsi, on peut négliger ces capacités dans le schéma petits signaux. CDG4 Le potentiel vA peut toujours être considéré comme une masse 2 virtuelle (cf. étude en basses fréquences) v gm1 2 Ca Cb vout gm3 gds1 + gds3 gm3 v + gm1 2 2 Ca CDS1 + CDS3 + 2 CGS3 et Cb CDS1 + CDS3 + CL Micro-électronique CMOS 131 BLOCS FONCTIONNELS Le calcul de la fonction de transfert donne : s 1+ A vd A g BC 2 g /C g g + g 1+ A s + B s ds1 ds1 DS a m3 m1 ds3 +g C ds3 C DS a DS a + C + g C + C g g + g DG4 m3 m3 DSb +C DG4 + C DG4 ds1 C Remarque : CDG4 ne donne pas lieu à un zéro positif car il n’agit pas entre l’entrée et la sortie! 2 DSb DG4 + g m3 C DG4 ds3 DSb Le calcul asymptotique simplifié des pôles donne : Pour le pôle non dominant : pnd pnd g ds1 CDSa CDSb + CDG4 + CDG4 CDSb gm3 CDSb + CDG4 + gm3 CDG4 C + gds3 CDSa + CDG4 + gm3 CDSb + CDG4 + gm3 CDG4 DSa + CDG4 CDSb + CDG4 Micro-électronique CMOS gm3 CDSa + CDG4 132 BLOCS FONCTIONNELS Pour le pôle non dominant : Remarque : Rabattue sur le drain de M1/M3, la capacité CDG4 n’est plus soumise à l’effet Miller car à la fréquence où ce pôle rentre en action, le gain entre ce nœud et la sortie est déjà faible! Pour le pôle dominant : pd pd g ds1 g + gds3 CDSa + CDG4 gm3 + g C gm3 gds1 + gds3 ds1 + gds3 gm3 CDSb + CDG4 + gm3 CDG4 m3 DSb + CDG4 + gm3 CDG4 gds1 + gds3 CDSb + 2 CDG4 Remarque : A la fréquence où ce pôle entre en action, le gain entre le drain de M1/M3 et la sortie est élevé. La capacité CDG4 est donc rabattue sur le nœud de sortie. Le coefficient 2 provient du fait que l’effet Miller a lieu sur «la moitié du signal». Micro-électronique CMOS 133 BLOCS FONCTIONNELS Remarque concernant le zéro : Le zéro est donné par pz 2 gm3 CDSa 2 pnd Il vaut le double du pôle non dominant. Ceci est caractéristique d’un pôle agissant sur «la moitié» du signal d’entrée. Ce zéro est négatif est contribuera à rattraper le déphasage dû au pôle! Récapitulatif Un étage différentiel rejète le mode commun ( dynamique d’entrée en mode commun) et n’amplifie que le mode différentiel. La sortie peut alors s’écrire : vOUT VOUT0 + 0 vinc + Avd Micro-électronique CMOS 134 BLOCS FONCTIONNELS Le système peut alors être considéré comme un système du second ordre possédant un pôle dominant déterminé par le nœud de sortie, un pôle non dominant déterminé par le nœud de l’autre branche de l’étage, et un zéro négatif à «deux fois» le pôle non dominant. D’autre part, le gain statique est égal au gain de l’étage amplificateur classique à charge active. Avd pnd gm1 gds1 + gds3 C + C + g C + C + g C + C + g C + C + g C C + C + C C g m3 g ds1 + g ds3 pd g g s 2 pnd s s 1 + 1 + pd pnd 1+ ds1 + g ds3 ds1 + g ds3 DSa DG4 m3 DSb DSa DG4 m3 DSb DSa DSb DG4 DG4 DG4 DG4 m3 m3 C DG4 C DG4 DSb Micro-électronique CMOS g ds1 + g ds3 C DSb + 2 C DG4 g m3 C DSa + C DG4 135 BLOCS FONCTIONNELS Etages de polarisation Miroir de courant La structure «miroir de courant» est donnée par : I OUT I IN M IN VG MOUT vOUT I 1 KP WIN V V 2 IN n G Tn 2 LIN I OUT 1 KPn WOUT VG VT n 2 LOUT 2 I OUT WOUT / LOUT I IN WIN / LIN Sources de courant Source de courant simple : On utilise la structure du miroir de courant. Le courant de la source est donc déterminé par IIN et le rapport des W/L des transistors du miroir. Micro-électronique CMOS 136 BLOCS FONCTIONNELS Source de courant simple : Résistance de sortie : rout 1 gdsOUT VE LOUT 1 n lOUT I OUT I OUT Il faut donc augmenter L ou diminuer le courant pour que la source de courant soit de plus en plus parfaite (du point de vue basses fréquences) Tension minimale de fonctionnement : La source de courant fonctionnera correctement tant que le transistor MOUT reste en saturation : vOUT VDSsat OUT 2 I OUT KPn WOUT / LOUT Micro-électronique CMOS 137 BLOCS FONCTIONNELS Modèle petits signaux : gdsOUT CDSOUT + CDGOUT CDSOUT Remarque : CDS est proportionnelle à l’aire et le périmètre de la jonction drain-bulk! On considère VG = cste (sinon pôle non dominant à -gmIN/(2.CGS)) Etage de polarisation classique : Ibias Potentiomètre externe Charge active …… M IN Micro-électronique CMOS MOUT vOUT 138 BIBLIOGRAPHIE R. Geiger, P. Allen & N. Strader, “Design Techniques for Analog and Digital Circuits”, Mc Graw Hill Ed., 1990 K. Laker & W. Sansen, “Design of Analog Integrated Circuits and Systems”, Mc Graw Hill Ed., 1994 P. Gray & R. Meyer., “Analysis and Design of Analog Integrated Circuits”, Third Edition, John Wiley & Sons Inc.,1993 P. Allen & D. Holberg, “CMOS Analog Circuit Design”, Holt, Ronehart & Winston Ed., 1987 IEEE : Journal of Solid-State Circuit Conference (JSSC) http://publics.itrs.net/Files/1999_SIA_Roadmap/Home.htm Micro-électronique CMOS 139 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL TOPOLOGIE : OTA (Operational Transconductance Amplifier) à compensation Miller devrait être suffisant : VDD M3 Ibias M4 Mp Vin- M1 M2 Vin+ Cc Vout CL M6 M5 Mn VSS Micro-électronique CMOS 140 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL CAHIER DES CHARGES Dynamique de sortie : 1,3 V Dynamique d’entrée en mode commun : 1,3 V Gain statique : Avo 80 dB GBW 5 MHz Slew rate : 2V/ms Micro-électronique CMOS 141 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Paramètres SPICE de la technologie utilisée Paramètres KP l VTH Cj Cjsw mj mjsw Fj NMOS 120 mA/V2 (VEnLn)-1 avec VEn=50 V/mm 0.896 V 0.35 fF/mm2 0.31 fF/mm 0.45 usi 0.49 usi 0.94 V PMOS 40 mA/V2 (VEpLp)-1 avec VEp=40 V/mm -0.843 V 0.44 fF/mm2 0.31 fF/mm 0.56 usi 0.39 usi 0.91 V CGB0 = 0.13 fF/mm CGS0 = 0.34 fF/mm CGD0 = 0.34 fF/mm Cox = 2.729 fF/mm2 Lmin = 0.6 mm et Wmin = 0.8 mm - Toute dimension doit être un multiple de 0.1 mm Micro-électronique CMOS 142 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL VDD M3 Vin- B Vcom Vcom=CMR+ M1 et M2 vont entrer en régime linéaire On a supposé que les transistors devaient rester en régime saturé pour assurer un fonctionnement correct de l’ampli! CMR+ correspond à la limite de fonctionnement des transistors en régime saturé. M4 M1 M2 Vin+ A M5 Vcom=CMR+ VSS I3 I5 1 W 2 KPp 3 VB VDD VTp 2 2 L3 VDS(M1) = VDS(M2) = VB-VA = VDSsat(M1) = VGS (M1) -VTn = CMR+ -VA -VTn Soit : VB = CMR+-VTn I 5 KPp W3 CMR + VTn VDD VTp 2 L3 Micro-électronique CMOS 143 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL On en déduit la condition sur CMR+ : CMR + VDD I5 + VTn + VTp W3 KPp L3 Vcom Vcom=CMR- M5 va entrer en régime linéaire. D’où VDS ( M 5 ) VDSsat V A VSS Soit : 2I 5 W KPn 5 L5 et I1 2I 5 W1 I 5 KPn CMR VSS VTn W L1 KPn 5 L5 On en déduit la condition sur CMR- : I5 1 W 2 KPn 1 CMR V A VTn 2 2 L1 2 CMR VSS + I5 + VTn + W1 KPn L1 Micro-électronique CMOS 2I 5 W KPn 5 L5 144 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL VDD On suppose l1= l2= l5= 0. 2 M2 Vin+ A 2 M5 Vo VSS VDS(M3) = VDS(M4) = Cste même si l3= l4 0 La tension de sortie de l’étage différentiel (drain commun à M2 et M4) reste donc constant. Soit Avc = vout/vcom = 0 (Vout = Cste) IN- vgs1 L’étage d’entrée est attaqué par un signal purement différentiel de petite amplitude autour de le tension de polarisation Vo (l1= l2= 0 gds1= gds2 = 0) gm1vgs1 -/2 gm2vgs2 A vgs4 Micro-électronique CMOS vgs2 gds4 M1 pour V+= V-=Vcom [CMR-,CMR+], I1=I2=I5/2 gm3+gds3 Vin- B l1= l2= 0 VDS(M1) = VDS(M2) M4 gm3vgs4 M3 l5= 0 I5= Cste IN+ +/2 145 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL gm1vgs2 A gm3vgs4 -/2 gm3+gds3 gm1vgs1 vgs4 vgs2 IN+ gm1(vgs1+vgs2 ) = 0 Soit : vgs1+vgs2 = 0 +/2 gds4 IN- vgs1 Or : vgs1-vgs2 + = 0 D’où : vgs1 = -vgs2 = /2 vA + vgs1+/2 = 0 Finalement, on ne déduit : vA = 0 L’étage différentiel est maintenant attaqué par des signaux quelconques v+ et v- (autour de la tension de polarisation Vo) : vid v+ v et vcom v+ v 2 vout Avc vcom + Avd vid Avd v+ v Dans la pratique, Avc est très faible mais pas totalement nul car l1, l2 et l5 ne sont pas parfaitement nuls! Micro-électronique CMOS 146 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL IN- vgs1 A vgs4 gds4 gm3+gds3 -/2 gm1vgs2 gm3vgs4 gm1vgs1 IN+ vgs2 IN+ gm3v+gm1/2 gds1+gds3 vout v gds1+gds3+gm3 -gm1/2 IN- -/2 +/2 +/2 On suppose que VD5 est une masse virtuelle, donc VA = 0 l1 0 et l2 0, il faut donc tenir compte de gds1 et gds2 On suppose M3 identique à M4 et M2 identique à M1 On en déduit donc le nouveau schéma équivalent vout v g m1 Micro-électronique CMOS g ds1 1 g m3 v + g m1 + g ds3 2 2 g ds1 1 + g ds3 + g m 3 147 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL vout vout g ds1 1 g m3 v + g m1 + g ds3 2 g ds1 1 + g ds3 et v g m1 2 g ds1 1 + g ds3 + g m 3 g m1 1 g m1 g m3 + g m1 2 g + g + g 2 g + g ds1 ds3 m3 ds1 ds 3 La résistance de sortie est donnée par : vout g m1rs irs rs g ds1 1 + g ds3 g ds1 + g ds3 g m3 2 1 1 I5 + V L En 1 VEp L3 gm1 Micro-électronique CMOS rs vout 148 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Mn peut être considéré comme une source de courant car il va fonctionner en régime saturé tant que l’AO reste en régime linéaire L’offset aléatoire est principalement du à la différence des tensions de seuil entre M1etM2 Pour = 0, si le point de polarisation en sortie de l’étage différentiel ne correspond pas au point de polarisation de l’étage de gain qui suit (son point de commutation), la sortie de l ’A.Op va dévier de zéro pour s’adapter au point de polarisation de l’étage d ’entrée entraînant ainsi un offset systématique (offset de compensation). Cet offset sera nul si : vGS ( M p ) Soit, 2I n v DS ( M 4 ) Wp KPp Lp 2I n I 5 Wp W3 L3 Lp In =0 v DS ( M 4 ) v DS ( M 3 ) I5 W KPp 3 L3 I 5 L3 W p 2 W3 L p Micro-électronique CMOS 149 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Slew rate limite la vitesse de montée et de descente des signaux de sortie SR- : Vitesse de descente VDD M3 VDD VSS VDD VDD VinVSS OTA + M1 M2 VDD CL VSS M4 Vin+ VDD CL VSS Au basculement sur les entrées : M1 devient passant et M2 bloqué I5 passe dans la branche M1/M3 CC Mp VSS I5 In VSS M4 laisse passer le même courant I5 que M3, or M2 est bloqué I5 passe dans CC Soit : I 5 CC d VG vout dvout CC dt dt Micro-électronique CMOS 150 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL SR dvout I 5 dt CC Remarque : En toute rigueur, le courant passant dans Mp ne vaut pas In, mais In-I5- ICL où ICL= I5(CL/CC) est le courant de décharge de CL. Lors de la chute linéaire de la tension de sortie de l’A.Op, le potentiel VG de Mp est donc fixé à : VG VDD + VTp + 2( I n I 5 I CL ) Wp KPp Lp Remarque : Cette équation n’est vérifiée que si In-I5- ICL 0 In I5(1+CL/CC) Mp se bloque et CL est déchargée à la vitesse de (In-I5)/ CL qui correspond à une limitation du slew rate dite externe car provenant d’une capacité de charge CL trop élevée! Micro-électronique CMOS 151 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL On démontre de la même manière que pour une tension de sortie variant de VSS à VDD, on obtient : SR+ dvout I 5 dt CC Pour construire le schéma équivalent petits signaux, on considère que Mn se comporte comme une source de courant (remplacée par sa résistance interne 1/gdsn) : v gdsn+gdsp rs Cin gmpv gm1 Cm Cout Micro-électronique CMOS vout 152 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Cm g v + (g mp v dsn gdsn+gdsp rs gmpv gm1 Cin avec + g )v 0 dsp out Cout Cin # CGSp Cm = CGDp + Cc Cout = CDSn + CGDn + CDSp + CL vout A V2 g v v g +g mp out dsn En tenant compte des capacités : dsp v g + + C pv + C p (v v ) 0 r C p (v v) + g v + C pv + ( g + g )v 0 m1 in m out s On en déduit donc : m out mp out out dsn dsp out 1 C + C p + g + g C + C p + + C g C p p out vout g m1 g mp C m p m dsn dsp in m m mp m r s [ ] Micro-électronique CMOS 153 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL 1 AV 2 ( p) vout Avec AV 0 AV 1 AV 2 AV 0 Cm p g mp C out rs 1 + rs MC m + + rs Cin p + C out C in + C m Cin + C m C out p 2 g dsn + g dsp g dsn + g dsp et M 1+ 1 Av 2 Av 2 rs ( g dsn + g dsp ) Le zéro de la fonction de transfert est donné par : Pz g mp Cm Les deux pôles sont déterminées en résolvant l’équation du second ordre obtenue par l’annulation du dénominateur de la fonction de transfert : Pd C out rs MC m + + rs Cin + g dsn + g dsp 2 C out rs rs MC m + Cout Cin + C m Cin + C m Cout + rs Cin 4 g + g g + g dsn dsp dsn dsp rs Cout Cin + C m Cin + C m Cout 2 g dsn + g dsp Micro-électronique CMOS 154 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Pd Pnd 2 C out rs MC m + + rs Cin + g dsn + g dsp C out rs rs MC m + Cout Cin + C m Cin + C m Cout + rs Cin 4 g + g g + g dsn dsp dsn dsp rs Cout Cin + C m Cin + C m Cout 2 g dsn + g dsp C out rs MC m + + rs Cin g dsn + g dsp C out rs rs MC m + Cout Cin + C m Cin + C m Cout + rs Cin 4 g + g g + g dsn dsp dsn dsp rs Cout Cin + C m Cin + C m Cout 2 g dsn + g dsp 2 En toute rigueur, il convient de tracer le lieu des pôles en fonction de Cm (ou tout au moins les asymptotes), afin de déterminer le point de séparation des pôles notion de pôle dominant et non dominant. On peut montrer que la séparation des pôles commence pour : Cm C out C + in rs ( g dsn + g dsp ) M M sachant que M # AV2 Micro-électronique CMOS 155 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Sachant que Cm # CC grand et qu’il y a séparation des pôles, on peut calculer pd et pnd très rapidement. Le dénominateur de la fonction de transfert s’écrit : 1 p p 1 1 1 1 + p d p nd p nd pd p2 p p2 p + 1 + p p p p d p nd d nd d Par identification avec le dénominateur de la fonction de transfert, on obtient : pd 1 rs MC in p nd et g mp CL Finalement, on obtient : GBW AV 0 p d 2 AV 1 AV 2 2rs AV 2 C C GBW g m1 2C C Micro-électronique CMOS 156 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL L’A.Op conserve ces caractéristiques optimales tant que ses transistors restent en régime saturé. En particulier, Mn et Mp doivent rester en saturation pour que le gain AV2 de l’étage de sortie reste élevé. Mn est en saturation si : vout VSS VGSn VTn 2I n W KPn n Ln vout 2I n + VSS Wn KPn Ln 2I n Wp KPp Lp vout VDD OUT 2I n + VSS Wn KPn Ln Mp est en saturation si : vout VDD VGSp VTp 2I n Wp KPp Lp OUT + VDD Micro-électronique CMOS 2I n Wp KPp Lp 157 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL On choisit CL=5pF! L’A.Op fonctionne soit en intégrateur (générateur de rampe), soit en «remise à zéro» OTA VREF + Cout Rsource Ccomp : Capacité d’entrée du comparateur Rsource : Résistance de sortie du générateur de courant Ic (considérée comme infinie) Cin(MOS) : Capacité d’entrée de de l’A.Op (sur l’entrée inverseuse) Cin(MOS) Cout = Ccomp (en mode reset) Cout = C + Ccomp (en mode intégrateur) L’A.Op voit donc en permanence une capacité inférieure à Cin(MOS), capacité que l’on ne connaît pas a priori (Taille du transistor d’entrée de l’A.Op). Néanmoins, on est certain que cette valeur ne dépassera pas 5pF! Nous choisirons donc cette valeur très conservatrice pour concevoir l’A.Op. Micro-électronique CMOS 158 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL p pz AV 0 p p 1 1 p p d nd 1 Av0 -20dB/dec fnd fd AV AV 0 log(f) f z 0, f d ,nd 0 f fz f f 1 + j 1 + j f d f nd -40dB/dec f f f Arg 1 + j Arg 1 + j Arg ( AV ) Arg 1 + j fz fd f nd Arg ( AV ) arctan 1+ j f f f arctan arctan fz fd f nd PM 180 arctan GBW GBW GBW arctan arctan fz fd f nd Micro-électronique CMOS 159 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Comme GBW fd, on a : On en déduit : arctan PM 90 arctan GBW 90 fd GBW GBW arctan fz f nd Un zéro dans le plan de droite réduit la marge de phase, son influence se faisant d’autant plus sentir qu’il est proche de l’origine. On a donc intérêt à maintenir ce zéro assez éloigné de l’origine. On choisit donc fz = 10 GBW, d’où : arctan GBW 1 arctan 5.7 fz 10 L’influence du zéro sur la marge de phase est alors négligeable. De même, en choisissant fnd = 3 GBW, le pôle non dominant ne réduira la marge de phase que de arctan(1/3) # 18.5° On obtient donc : PM = 90 - 5.7 - 18.5 # 67° Micro-électronique CMOS 160 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL PM = 67° fz = 10 GBW et fnd = 3 GBW fz g mp 2CC 10GBW Il suffira de choisir et f nd g mp 2CC g mp 2C L 10GBW 3GBW pour avoir CC 3 CL 10 g mp 2C L 3 g mp 3GBW 10 2CC Nous prendrons donc : CC = 1.5 pF SR : CMR+ : SR I5 2V / ms CC CMR + VDD I 5 2.10 6 x1.5.10 12 3mA I5 + VTn + VTp 1.3V W3 KPp L3 Micro-électronique CMOS 161 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL CMR+ : 2.5 3 + 0.896 0.843 1.3V W3 40 L3 On en déduit : W3 0.052 L3 W3 = 0.8 mm - L3 = 15.4 mm GBW : GBW 5MHz On en déduit : g m1 2C C KPn W1 I5 L1 2C C W1 6.17 L1 W1 = 3.7 mm - L1 = 0.6 mm Micro-électronique CMOS 162 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL CMR- : CMR VSS + I5 2I 5 + VTn + 1.3V W1 W5 KPn KPn L1 L5 2I 5 I5 1.3 VSS VTn 3.05V W5 W1 KPn KPn L1 L5 négligeable W5 2I 5 0.0056 L5 KPn (3.05) 2 W5 = 0.8 mm - L5 = 143 mm On en déduit : MP : MP g mp 2CC 10GBW 10 g m1 2CC g mp 10 g m1 Micro-électronique CMOS 163 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL MP : g mp Wp Lp 2 KPp KPp Wp Lp In Wp KPp L p L3 W I 5 10 KPn 1 I 5 W3 L1 2 I5 Wp W3 Lp L3 Wp Lp KPp L3 I 5 10 g m1 W3 KPn W1 W3 9.82 KPp L1 L3 10 Wp = 5.9 mm - Lp = 0.6 mm On en déduit : Offset systématique : In I 5 L3 W p 2 W3 L p et In W 1 KPn n (VGS 5 VTn ) 2 2 Ln avec Wn (VGS 5 VTn ) 2 Ln Micro-électronique CMOS 2I 5 W KPn 5 L5 164 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Wn 1 W5 L3 W p 0.53 Ln 2 L5 W3 L p Offset systématique : Wn = 0.8 mm - Ln = 1.5 mm On en déduit : Vérification de OUT+ : OUT + VDD Soit : 2I n Wp KPp Lp OUT + 2.5 Or In W p L3 I 5 9.82 3 283mA L p W3 2 0.052 2 2.283 2.5 1.2 1.3V 40 x9.82 La condition est vérifiée! Micro-électronique CMOS 165 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Vérification de OUT- : OUT 2I n 2.283 + VSS 2.5 2.98 2.5 0.48V 1.3V Wn 120 x0.53 KPn Ln La condition sur OUT- n’est donc pas vérifiée! Il faut augmenter Wn/Ln en gardant In constant In 1.3 I 5 L3 W p W 1 KPn n (VGS 5 VTn ) 2 2 W3 L p 2 Ln (VGS5 - VTn)2 avec I5 = Cste W5/L5 ( CMR- ) 2I n Wn 2.283 + VSS 2.5 3.27 Wn Wn Ln KPn 120 Ln Ln Micro-électronique CMOS 166 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL OUT- : Wn 3.27 Ln Wn = 2.0 mm - Ln = 0.6 mm On en déduit : W5 Wn I 5 0.035 L5 Ln I n Remarque : W5 L 5 nouvelle Wn L n Wn L n nouvelle ancienne W5 L 5 ancienne W5 = 0.8 mm - L5 = 23.1 mm On en déduit : Vérification du gain : AV 0 AV 1 AV 2 W 2 KPn 1 I 5 L1 2 KPp Wp Lp In 1 1 1 1 I5 + In + V L V L V L V L Ep 3 Ep p En 1 En n Micro-électronique CMOS 167 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Vérification du gain : AV 0 2 120 x6.17 x3 2 x 40 x9.81x 283 19957#20000 10000 1 1 1 1 3 + + 283 50 x0.6 40 x15.4 50 x0.6 40 x0.6 La condition sur le gain est donc vérifiée Etage de polarisation : M5 et M6 fonctionnent en régime saturé et sont montés en miroir de courant I5 W5 L6 W6 W5 I bias 30 I bias 0.035 0.35 L5 W6 L6 L5 I 5 3 On en déduit : W5 = 0.8 mm - L5 = 2.3 mm Micro-électronique CMOS 168 CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL Remarque : I ext W 1 KPn 6 (VG 6 VSS VTn ) 2 2 L6 Rext VDD VG 6 101.67kW I ext VG 6 2 I ext + VSS + VTn 0.55V W6 KPn L6 VDD 0,8/15,4 0,8/15,4 M3 M4 5,9/0,6 102kW Vin- M1 M2 Vin+ 1,5pF Mp Cc Vout 3,7/0,6 3,7/0,6 CL 0,8/23,1 M6 0,8/2,3 M5 2,0/0,6 Mn VSS Micro-électronique CMOS 169
