Architecture des ordinateurs
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Architecturedesordinateurs Séance5:Chemindedonnées L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP Programme L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 2 Plan 1. 2. 3. 4. 5. 6. Lemicroprocesseur,aspectexterne Lechemindedonnées,aspectinterne lecontrôleur lecycled’exécutionmachine illustrationduprinciped’exécutiond’unprocesseur Résumé L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 3 1. Lemicroprocesseur, aspectexterne L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 4 Microprocesseur,aspectexterne qArchitecturede VonNeumann L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 5 Microprocesseur,aspectexterne qLebuscentral • ArchitectureduPDP-8(1965)structuréeautourd’unbuscentral -L’omnibus L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 6 Microprocesseur,aspectexterne qArchitectureactuelledel’ordinateur L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 7 Microprocesseur,aspectexterne qArchitectureactuelledel’ordinateur • Leprocesseurexécuteunprogramme - Programmeécritenmémoire - Transfertd’instructions • Leprocesseurmanipuledesvariables - Transfertdedonnées • Toutescesinformationssontrangéesàuncertainemplacement - Transfertd’adresses L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 8 Microprocesseur,aspectexterne qPrincipegénérald’exécution L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 9 Microprocesseur,aspectexterne qPrincipegénérald’exécution L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 10 Microprocesseur,aspectexterne qPrincipegénérald’exécution L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 11 Microprocesseur,aspectexterne qPrincipegénérald’exécution L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 12 Microprocesseur,aspectexterne qPrincipegénérald’exécution L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 13 Microprocesseur,aspectexterne qPremièrevisionducycled’exécutionmachine • Uncycled’exécutionmachineconsisteà 1. 2. 3. 4. 5. Chargerl’instruction Chargersesdonnées Faireuntraitementsurcesdonnées Rangerlerésultatdutraitementenmémoire Désignerlaprochaineinstruction L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 14 Microprocesseur,aspectexterne qInterfacedumicroprocesseur L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 15 2. Aspectsinternes:le chemindedonnées L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 16 Aspectsinternes:lechemindedonnées qExempled’architectureàchargement/rangement • Depuislesannées80, lamajoritédes architecturesest baséesurceprincipe: • Utilisationderegistres (+rapidepar /mémoire) L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 17 Aspectsinternes:lechemindedonnées qLebancderegistres • Cesélémentssontdesregistresde travailquipermettentlestockage d’opérandesaudébutd’une opérationetlerésultatd’une opération L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 18 Aspectsinternes:lechemindedonnées qRappel:Unregistre4bits L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 19 Aspectsinternes:lechemindedonnées qL’UnitéArithmétiqueetLogique(UAL) • Permetderéaliserdescalculsarithmétiques(addition,soustraction d’entiers)etlogiques(AND,OR,…). L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 20 Aspectsinternes:lechemindedonnées qUAL8bits PouruneALU8bits =8ALUs de1bit L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 21 Aspectsinternes:lechemindedonnées qTableaude commandes del’ALU L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 22 Aspectsinternes:lechemindedonnées qTableaude commandes del’ALU L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 23 Aspectsinternes:lechemindedonnées qTableaude commandes del’ALU L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 24 Aspectsinternes:lechemindedonnées qTableaude commandes del’ALU L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 25 Aspectsinternes:lechemindedonnées qLecontrôleur • Lecontrôleurestunemachineàétatsdontlerôleestde générerdessignauxdecontrôleàdesinstantsprécis • Ildoit: .Recevoirl’instructionàexécuter .Commanderlesopérationsdel’ALU .Sélectionnerlesmultiplexeurs(->sélectiondesregistres) .Placerlerésultatdansleregistreadéquat .Chargerlaprochaineinstruction L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 26 Aspectsinternes:lechemindedonnées qIllustrationdurôleducontrôleur • Exemple: AdditiondeR0et R4etstockage dansR5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 27 Aspectsinternes:lechemindedonnées qIllustrationdurôleducontrôleur 5 • Exemple: AdditiondeR0et R4etstockage dansR5 7 R4:2 ADD L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 28 Aspectsinternes:lechemindedonnées qIllustrationdurôleducontrôleur 5 • Exemple: AdditiondeR0et R4etstockage dansR5 7 R4:2 R5:7 ADD L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 29 Aspectsinternes:lechemindedonnées qArchitectureducontrôleur 1. leregistred’instruction(RI):lesinstructions 5 venantdelamémoireysontstockées. 2. ledécodeurd’instructionapourrôlede décoderl’instructionetd’envoyerdes signauxdecommandeauséquenceur. 3. l’unitédecontrôle/commande(ou séquenceur) :permetd’organiserle déroulementdel’instruction.Ilest synchroniséparrapportàunehorloge. C’estunautomate L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 30 Aspectsinternes:lechemindedonnées qDesregistresspécifiques 5 1. LeCompteurProgramme(PC)ou encorecompteurordinal(CO)estun registre.Ilcontientl’adressedela prochaineinstructionàexécuter.Il estinitialiséavecl’adressedela1ère instructionduprogramme. L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 31 Aspectsinternes:lechemindedonnées qDesregistresspécifiques 2. Leregistred’étatsestunregistre 5 contenantcontenantdesbits,dontles étatschangentenfonctiondurésultat précédentdel’ALU.Cesflags/indicateurs conditionnentgénéralementle déroulementd’unprogramme. • Zéro(bitZ), • Négatif(bitN), • Carry(C), • Débordement(OouOV), … L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 32 Aspectsinternes:lechemindedonnées qPassaged’instructionsaumodeopératoire 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 33 Aspectsinternes:lechemindedonnées qFormatd’instruction 5 • Chaqueinstructionpossèdeunereprésentationbinaireprécisant généralement: .lesopérationsàeffectuersurlesdonnées .l’endroitoùallerchercherlesdonnées …. • Chaquefamilledeprocesseurpossèdeunjeud’instructionsdifférent, plusoumoinscomplexe • Touteslesinstructionspassentparleregistred’instructionavantd’être traduitesparledécodeurd’instruction L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 34 Aspectsinternes:lechemindedonnées qCommandesdel’architecture 5 • Uneinstructionestcomposéedeplusieurschampscontrôlantchacun unepartiedel’architecture -L’opérationàeffectuerparl’ALU(Addition,soustraction…) -Lesendroitsoùtrouverlesopérandes,entrées(Busd’entrée) -Lieuoùstockerlerésultat(Busdesortie) -Lesaccèsmémoires(lecture/écriture) -Desdonnéescomplémentaires(immédiat,adressedesaut…) L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 35 Aspectsinternes:lechemindedonnées qCycled’exécutiondesinstructions 5 • Uncycled’exécution duprocesseurcorrespondàl’exécutiond’une instruction • Pourdesraisonspratiques,lesinstructionssontreprésentéesàplus hautniveauàl’aidedemnémoniques: L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 36 Aspectsinternes:lechemindedonnées qCycled’exécutionmachine 1. 2. 3. 4. 5. 6. 7. Rechercherl’instruction IncrémentationdePC Décoderl’instruction Rechercherlesdonnées Exécuterl’opération Rangerlerésultat Retour L2Info– UniversitédeCergy-Pontoise 5 Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 37 qPlusprécisément, 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 38 Cycled’exécutionmachine qExempledeprogramme 5 LangageC Assembleur a=3; b=4; b=a+b Mov #3,R0 Mov #4,R1 ADDR0,R1 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 39 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 40 1)Recherched’instruction(I-Fetch) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 41 2)Décodage(Decode) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 42 3)Exécution(Execute) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 43 Cycled’exécutionmachine qExempledeprogramme 5 LangageC Assembleur a=3; b=4; b=a+b Mov #3,R0 Mov #4,R1 ADDR0,R1 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 44 1)Recherched’instruction(I-Fetch) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 45 2)Décodage(Decode) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 46 3)Exécution(Execute) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 47 Cycled’exécutionmachine qCasdesaccèsenmémoire Algorithme 5 tab[100]:integer a<=tab[0] b<=2 tab[0]<=a+b Assembleur MOV#tab,R2 MOV@R2,R0 MOV#2,R1 Add R0,R1 MOVR1,@R2 Lecompilateurdoiteffectueruneallocationd’espacemémoireauxstructuresde données(statiques)utiliséesdansleprogramme.Enfonctiondescas(espaces mémoiresdédiés,mémoiresmultiples),lecodecompilépeutêtredifférent L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 48 Cycled’exécutionmachine qCasdesaccèsenmémoire Algorithme 5 tab[100]:integer a<=tab[0] L2Info– UniversitédeCergy-Pontoise Assembleur MOV#tab,R2 MOV@R2,R0 Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 49 Résultat 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 50 Cycled’exécutionmachine qProchaineinstruction: Algorithme 5 tab[100]:integer a<=tab[0] Assembleur MOV#tab,R2 MOV@R2,R0 MOV@R2,R0 =ContenudeR2estuneadresse; Ondéplacelecontenusituéàl’@ dansR2dansR0 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 51 1)Recherched’instruction(I-Fetch) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 52 2)Décodage(Decode) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 53 3)Exécution(Execute) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 54 Cycled’exécutionmachine qProchaineinstruction: Algorithme 5 tab[100]:integer a<=tab[0] b<=2 tab[0]<=a+b Assembleur MOV#tab,R2 MOV@R2,R0 MOV#2,R1 Add R0,R1 MOVR1,@R2 =MettrelecontenudeR1à l’adresseindiquéeparR2 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 55 1)Recherched’instruction(I-Fetch) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 56 2)Décodage(Decode) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 57 3)Exécution(Execute) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 58 Cycled’exécutionmachine qCasdesbranchementsconditionnels Algorithme 5 a,b,c:integer a<=4,b<=4 if(a!=b) c=12 Assembleur CMPR0,R1 =BEQsuite JEQsuite MOV#12,R2 suite:… Ici,lecompilateurintroduitdes« étiquettes »dansleprogrammepermettantde localiserlessuitesd’instructionsexécutéesdemanièreconditionnelle.Deplus,le compilateurtraduitlecodeenremplaçantlacondition:(a!=b)devientbeq (branch if equal)oujeq (jumpifequal) L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 59 1)Recherched’instruction(I-Fetch) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 60 2)Décodage(Decode) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 61 3)Exécution(Execute) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 62 Cycled’exécutionmachine 5 BEQsuite L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 63 1)Recherched’instruction(I-Fetch) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 64 2)Décodage(Decode) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 65 3)Exécution(Execute) 5 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 66 Cycled’exécutionmachine qAppelsdesous-programme @0000 5 MOV#1,R0 calltempo MOV#10,R2 @5000 tempo: MOV#125,R1 attente:DECR1 JNZ,attente RET Ici,unsous-programme(tempo)estl’équivalentdesfonctionsàplushautniveau.Il engendreunerupturedeséquencedansleprogramme. Ilestdoncnécessairedesauvegarderl’étatdesregistrescourantspouvantêtremodifiés durantl’appelàcesous-programme L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 67 Cycled’exécutionmachine qAppelsdesous-programme Lorsd’unappelàsous-programme,lebranchementsefaitpar l’exécutiond’uneinstructioncall(suiviedel’@dudébutdusousprogramme) Leretourdusous-programmesefaitparl’intermédiaired’unRET EnlangageC,l’appelàsous-programmeestunappeldefonction. L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 68 Cycled’exécutionmachine qAppelsdesous-programme Lorsd’unappelàsous-programme,lecontrôledoiteffectuerlesétapes suivantes: • Placerlesparamètreslàoùunsous-programmepeutlesrécupérer • Transférerlecontrôleausous-programme • Réserverl’espacemémoiredemandéparlesous-programme ->Sauvegarderlavaleurdesregistres(->registredédiélaPILE) • Exécuterlesous-programme • Placerlerésultatlàoùleprogrammepeutlerécupérer • Redonnerlamainauprogrammeappelant L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 69 Cycled’exécutionmachine qAppelsdesous-programme Passagedeparamètres: -lesregistressontl’endroitleplusefficacepourstockerlesparamètres etlesrésultats -danscertainesarchitectures,desregistresdédiéssontprévuspourle passagedeparamètrelorsdesappelsetretoursdesous-programme -Lorsd’unappeld’unsous-programme,leprogrammeappelantdoit sauvegardersonadressederetour(prochaineinstructionàexécuter aprèsleretourdusous-programme).Cetteadressepeutêtrestockée dansunregistre L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 70 Lapile qLapile(Stack) • lapileestunemplacementmémoiredédiépourlasauvegardedel’état desregistres, • Cetemplacementmémoiredoitêtreconnuduprocesseur ->onutiliseunpointeurSP(Stack Pointer)quistockel’adressedu derniermotstockédanslapile • Lapilefonctionnecommeunemémoirede typeLIFO(LastInputFirstOutput) • LapileestcréeenmémoireRAM • Le‘dessus’delapileestrepéréparle pointeurdepileSPetévolueaufildesaccès L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 71 Interruptions qLesinterruptions Lesinterruptions sontdesévènementsdifférentsdesbranchementsetqui doivents’exécuterimmédiatement Leprocesseurestdoncinterrompupoureffectueruneactionprioritaire.Le processeurvaexécuterunsous-programmed’interruptionpuisildoit reprendrel’exécutiondesonprogramme. L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 72 Interruptions Lorsd’uneinterruption,laséquenceestlasuivante: • Suspensiondel’exécutionduprogrammecourant • Sauvegardeducontexte(registres,PC,flags,etc.)danslapile • Sautàl’adressedudébutdusous-programmed’interruption (modificationduPC) • Exécutiondusous-programmed’interruption • Restaurationducontexte(modificationduPC)etreprisedu programmecourant L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 73 Interruptions Anoter: • Lesinterruptionssontmasquables i.e.quel’utilisateurpeut activer/désactiverlapriseencomptedesinterruptions • Pourcela,ilpeutmodifierlevecteurd’interruption L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 74 Résumé • Architectureduprocesseurcomposéedeplusieursparties: 1. Unitédetraitement(UAL,bancderegistres,…) 2. Unitédecontrôle(Séquenceur,décodeurd’instruction,…) • Lechemindedonnées estdéfiniparl’ensembledeséléments(PC,UAL, bancderegistres..)etlesliensentreceséléments(signauxde commandesdelecture/écriture,…)permettantl’exécutiondes instructions.Ildépenddel’instructionàexécuter. • Quellequesoitl’architectureduprocesseur,c’estlechemindedonnées quiestmodifiémaislesfonctionssontsimilaires(Recherche d’instruction,Décodaged’instruction…) L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 75 Notrebibliothèquedeportes L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 76 ExempleduMIPSR3000 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 77 MIPSmicroprocessor specifications Freque Model ncy [MHz] Year R2000 16.7 1985 Transist Proc Die ors ess size [million [um] [mm2] s] 2 0.11 -- R3000 25 1988 1.2 0.11 R4000 100 1991 0.8 R4400 150 1992 R4600 133 R5000 IO D Power I cache S cache Voltage cache [W] [k] [k] [k] -- -- -- 32 64 none 66.12 145 4 -- 64 64 none 1.35 213 179 15 5 8 8 1024 0.6 2.3 186 179 15 5 16 16 1024 1994 0.64 2.2 77 179 4.6 5 16 16 512 180 1996 0.35 3.7 84 223 10 3.3 32 32 1024 R8000 90 1994 0.5 2.6 299 591 30 3.3 16 16 1024 R10000 200 1995 6.8 299 599 30 3.3 32 32 512 R12000 300 1998 0.35 0.18-0. 25 6.9 204 600 20 4 32 32 1024 … R16000UniversitédeCergy-Pontoise L2Info– 800 2004 0.11 A - - Architecturedesordinateurs --- -- LorandelJordane,MCF,ETIS-ENSEA-UCP -64 64 4096 78 ArchitectureexterneduMIPS L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 79 ArchitectureexterneduMIPS L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 80 ArchitectureexterneduMIPS qCheminde donnéesdu MIPSR3000 L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 81 CdD simplifiéd’unprocesseurMIPS L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 82 ArchitectureexterneduMIPS qValeurspossiblesduchampd’ALU • • • • • • • • • • RES<- X+Y RES<- X-Y RES<- X.Y RES<- X|Y RES<- Xxor Y RES<- !X.!Y RES<- X<<Y[4:0] RES<- X>>Y[4:0] RES<- (X<Y)u RES<- (X<Y)s L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 83 Résumé L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 84 Résumé • UnearchitecturedeVonNeumann estconstituéede5unités: 1. decalcul 2. deMémoire 3. deRegistres 4. Séquenceur 5. Décodeur • Elleutiliselesdeuxregistres principauxsuivants: - PC - RI L2Info– UniversitédeCergy-Pontoise • Elles’exécuteen7étapes: 1. Fetch instruction 2. IncrémenterPC 3. Décoderl’instruction 4. Chargerdonnées 5. Exécuterl’opération 6. Rangerlerésultat 7. Retour • Leséchangesaveclamémoiresontde3sortes - données - Instructions - adresses Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 85 Résumé qNotiondemicro-architecture Leschoixd’organisationduchemindedonnéesformentcequel’on appellelamicroarchitecture duprocesseur: • LeCdD disposede2ou3bus • Lenombrederegistres • L’architecturedisposed’unpipeline • Elleestsuperscalaire (plusieursinstructionsexécutéesen//) • Soncontrôleestmicroprogrammé oucâblé • … L2Info– UniversitédeCergy-Pontoise Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCP 86
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