Architecture mémoire des System On Chip
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Architecture des SoC Architecture mémoire S. Mancini Plan 6 Introduction q Architecture des mémoires q q q q Technologie des points mémoire Hiérarchie mémoire Méthodologie TD: estimation de mouvement 1- Architecture des SoC- Architecture mémoire Impact de l’architecture mémoire 2/59- Architecture des SoC- Architecture mémoire Introduction S. Mancini Architecture des mémoires Mot 0 Mot 1 Mot 2 Mot N−2 Mot N−1 Lignes de mot Entrée/sortie 3/59- Architecture des SoC- Architecture mémoire Introduction- Architecture des mémoires S. Mancini N mots Décodeur d’adresse M bits Adresse Les mémoires sont des tableaux de points mémoire assemblés en lignes de mot. La technologie du point mémoire détermine les performances : P Densité (coût par bit) P Rapidité d’accès Organisation en colonnes Les contraintes technologiques imposent de découper les tableaux en blocs, disposés en colonnes ligne colonne I/O + + + + + + + SDRAM SMJ626162 q Taille totale : 16 Mbits q 2 Bancs q 2048 Lignes (11 bits) 4/59- Architecture des SoC- Architecture mémoire Introduction- Architecture des mémoires de Un mot Une page Texas Instrument q 256 Colonnes (8 bits) q un Mot = 16 bits q une Page = 512 Octets S. Mancini RAM multi-port Certaines RAM permettent l’accès simultané en écriture et en lecture sur plusieurs ports. Ecriture Lecture RAM + L’utilisateur doit gérer les éventuelles synchronisation en+ tre la lecture et l’écriture 5/59- Architecture des SoC- Architecture mémoire Introduction- Architecture des mémoires S. Mancini Plan q Introduction 6 Technologie des points mémoire 4 q q q SRAM Famille (S)DRAM Autres points mémoire Conclusion q Hiérarchie mémoire q Méthodologie q TD: estimation de mouvement 6- Architecture des SoC- Architecture mémoire Technologie des SRAM Ligne de mot Ligne de bit Ligne de bit Ú ÚRapidité ÚÚÚÚÚÚÚ Ú Ú Ú“standard” ÚÚÚÚ Ú ÚTechnologie 7/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- SRAM Un point mémoire de SRAM nécessite 6 transistors Densité Ø Ø Ø faible Ø Ø Ø Ø Ø Ø Ø Ø Ø Non synthétisable Ø Ø S. Mancini Densité des SRAM High performance memory testing: design principles, fault modeling, and self test. Par R. Dean Adams 8/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- SRAM S. Mancini Performances des SRAM 9/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- SRAM S. Mancini Plan q Introduction 6 Technologie des points mémoire q 4 q q SRAM Famille (S)DRAM Autres points mémoire Conclusion q Hiérarchie mémoire q Méthodologie q TD: estimation de mouvement 10- Architecture des SoC- Architecture mémoire Technologie des DRAM et SDRAM Un point mémoire SDRAM ou DRAM est constitué: q d’un transistor q d’une capacité Les DRAM sont asynchrones les SDRAM possèdent une interface synchrone Ligne de mot SDRAM=Synchronous Dynamic RAM C Ligne de bit ÚÚÚ ÚÚÚÚ densité Ú ÚGrande 11/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Famille (S)DRAM Ø Ø Ø Ø Ø Rafraichissement Ø Ø S. Mancini Architecture des SDRAM Ligne CLK CKE /RAS /CAS /CS /WE DQM Adresse Contrôle Colonne Synchrone BUFFER Banc A DQ Banc B Mode 12/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Famille (S)DRAM S. Mancini Accès aux SDRAM 1 CLK DQ RAS CAS A11 A10 A[0:9] 2 3 11111111111111 00000000000000 00000000000000 11111111111111 11 00 00 11 0000000000 1111111111 00 11 0000000000 1111111111 00 11 00000000 11111111 00 11 00 11 0000000000 1111111111 00 11 0000000000 1111111111 00 11 00000000 11111111 00 11 00 11 0000000000 1111111111 00 11 0000000000 1111111111 00 11 00000000 11111111 R0 11 R1 11 R0 11 00 11 00 0000000000 1111111111 00 0000000000 1111111111 00 00000000 11111111 00 11 00 11 0000000000 1111111111 00 11 0000000000 1111111111 00 11 00000000 11111111 R0 C0 R1 C1 R0 C0 00 11 00 0000000000 00 0000000000 00 00000000 00 11 11 00 1111111111 11 0000000000 11 1111111111 00 1111111111 11 0000000000 11 1111111111 00 11111111 11 00000000 11111111 Lecture banc A, ligne R0, colonne C0 Lecture banc B, ligne R1, colonne C1 Lecture banc A, ligne R2, colonne C2 13/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Famille (S)DRAM Burst = 8 mots 1 Entrée de la ligne R0 Précharge du banc A 2 Entrée de la ligne C0 3 Lecture de la donnée S. Mancini Rafraîchissement des DRAM Pour maintenir le contenu d’une SDRAM, il faut assurer son rafraîchissement. Il est réalisé par la lecture des bits mémoire à intervalles régulier. + La DDR3 MT41J512M4 (Micron) nécessite un rafraîchissement à une période + de 64 ms. Il est possible de réaliser un rafraîchissement semi-automatique. + + + + + La commande REFR doit être émise au plus toutes les 7.8 µs. Sa durée d’exécution dépend de la fréquence et de la taille de la mémoire: . f=800 Mhz, 1 Gb, RFC=44 cycles . f=1600 Mhz, 4 Gb, RFC=240 cycles 14/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Famille (S)DRAM S. Mancini Densités des SDRAM Technologies dédiées Technologie 90 nm mixte P 430 KPortes/mm2 P SRAM 1.6 à 1.2 mm2 par Mbit P DRAM 0.5 mm2 par Mbit 15/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Famille (S)DRAM S. Mancini Performance des SDRAM q Densité Mémoire Bank Densité Architecture DDR 4 256 Mb - 1 Gb 2n-prefetch DDR2 8 256 Mb - 1 Gb 4n-prefetch DDR3 8 1-4 Gb 8n-prefetch q Performances Mémoire Freq clk Bit par cycle Freq bit CL (cycle) CL (ns) DDR 75-200 2 150-400 2-3 ≈ 15 DDR2 200-400 2 400-800 3-6 ≈ 15 DDR3 400-800 2 800-1600 5-10 ≈ 13-15 16/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Famille (S)DRAM S. Mancini En résumé ÚÚÚ ÚÚÚÚÚÚÚÚÚ élevée Ú ÚDensité Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Débit élevé ÚÚ Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Úfaible ÚÚÚÚÚÚÚÚÚÚ Ú ÚCoût Grande Ø Ølatence Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Øspécifique Ø Ø Ø Ø Ø Ø Technologie Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Consommation Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø NonØsynthétisable Ø Ø 17/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Famille (S)DRAM S. Mancini Plan q Introduction 6 Technologie des points mémoire q q 4 q SRAM Famille (S)DRAM Autres points mémoire Conclusion q Hiérarchie mémoire q Méthodologie q TD: estimation de mouvement 18- Architecture des SoC- Architecture mémoire Ligne de mot ROM 0 1 Lignes de bit ÚÚÚÚÚÚÚ Petit ÚÚ ÚRapide ÚÚÚÚÚÚÚ ÚÚ Ú Ú Ú Ú Ú Ú Ú 19/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Autres points mémoire Ø Ø Ø Ø Ø Ø Lecture Ø Ø Ø Øseule Ø Ø Ø S. Mancini FLASH C’est une mémoire non volatile, programmable in-situ. Grille Grille flottante 11111111111111111 00000000000000000 00000000000000000 11111111111111111 00000000000000000 11111111111111111 00000000000000000 11111111111111111 00000000000000000 11111111111111111 00000000000000000 11111111111111111 n+ n+ Ligne de mot Substrat p− On y accède par une séquence d’accès. Contrôle Lignes de bit P Logiciel P Matériel donÚ ÚMémorisation Ú Ú Ú Ú ÚdeÚ Ú Ø Ø Ø Ø Ø Ø Lent Ø Ú Ú hors Ú Útension ÚÚÚÚ Ø Ø Ø Ø Ø Ø nées Technologie spécifique Ø Ú Ú Ú Ú Ú Ú Ú Ú Ø Ø Ø Ø Ø Ø Ú Accès sécurisé 20/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Autres points mémoire S. Mancini Registre D Φ Φ Φ Φ Φ Φ Q Φ Φ Φ ÚÚÚÚÚÚÚ Ø Ø Ú ÚRapide ÚUtilisable ÚÚÚÚ Ú Ú Ú Ø Ø Gros enÚsynthèse ÚÚ Ú Ú Ú Ú ÚÚ Ø Ø Ø logique Ú ÚÚÚÚÚÚÚ Ø Ø 21/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Autres points mémoire Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø S. Mancini Plan q Introduction 6 Technologie des points mémoire q q q 4 SRAM Famille (S)DRAM Autres points mémoire Conclusion q Hiérarchie mémoire q Méthodologie q TD: estimation de mouvement 22- Architecture des SoC- Architecture mémoire Types de mémoire Type de mémoire Taille ≈ ROM 100 KO SRAM 100 KO SDRAM GO PROM KO FLASH KO/GO Associative KO Registres KO 23/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Conclusion Densité Rapidité ÚÚ ÚÚ ØØ ÚÚ ÚÚ Ú Ú ÚÚ Ú Ø ØØ Ø ØØØ ÚÚÚ S. Mancini P Convertit les protocoles des bus système et mémoire P Gère les accès multiples P Gère l’espace d’adressage P Protège les données P Effectue le rafraîchissement Bus système Le contrôleur mémoire : Bus système Contrôleur mémoire Contrôleur On trouve des contrôleurs mémoire génériques, paramétrables selon les besoins. SDRAM 24/59- Architecture des SoC- Architecture mémoire Technologie des points mémoire- Conclusion SRAM Flash S. Mancini Plan q Introduction q Technologie des points mémoire 6 Hiérarchie mémoire 4 Objectifs q Scratch-Pad RAM et BRAM q Caches standards q Méthodologie q TD: estimation de mouvement 25- Architecture des SoC- Architecture mémoire Objectifs d’une hiérarchie mémoire Cache données CPU Cache primaire Données Cache RAM RAM externe Secondaire Cache secondaire Cache primaire Cache Secondaire 26/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Objectifs Instructions RAM externe Taille ASIC Coût par bit et Vitesse L’objectif est d’obtenir les performances de la mémoire la plus rapide au coût de la moins chère. S. Mancini Principe d’une hiérarchie mémoire Une hiérarchie mémoire sert à stocker dans la mémoire la plus rapide les données les plus souvent utilisées. Elle exploite ( localité le principe de temporelle spatiale IP/CPU Adresse Les mécanismes de copie des données sont plus ou moins spécialisés ou génériques, à gérer par l’application ou automatiques. Donnée Défaut Présence ? RAM Interne RAM Externe 27/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Objectifs S. Mancini Types de mémoires RAM externe Scratch−Pad SRAM DRAM CPU I/DCache SRAM interne SRAM interne Controleur Mémoire Controleur BUS ASIC/IP 28/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Objectifs Interface Interface Analogique MEMS I/O S. Mancini Plan q Introduction q Technologie des points mémoire 6 Hiérarchie mémoire q Objectifs 4 Scratch-Pad RAM et BRAM q Caches standards q Méthodologie q TD: estimation de mouvement 29- Architecture des SoC- Architecture mémoire Scratch-Pad RAM Une Scratch-Pad RAM (SPRAM) est une mémoire directement connectée à un coeur de processeur. Elle est visible dans l’espace mémoire. Il est possible d’y accéder en un cycle d’horloge, sans arbitrage. Une SPRAM doit être gérée par le logiciel. Les données peuvent être lues/écrites par: m m Les instructions LD/ST standards Un DMA interne au processeur Coeur du processeur Emotion Engine 30/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Scratch-Pad RAM et BRAM S. Mancini BRAM Une Block-RAM (BRAM) est une mémoire accessible par le bus système. C’est une IP esclave accédée par les IPs maîtres. En général, les BRAM servent aux échanges de données entre les processeurs et IPs maîtres. Dans un contexte d’architecture à mémoire partagée, les BRAM sont associées à des IP utiles à la synchronisation (gestionnaire d’interruption, etc . . . ). 31/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Scratch-Pad RAM et BRAM S. Mancini Plan q Introduction q Technologie des points mémoire 6 Hiérarchie mémoire q Objectifs q Scratch-Pad RAM et BRAM 4 Caches standards q Méthodologie q TD: estimation de mouvement 32- Architecture des SoC- Architecture mémoire Objectifs Les cache (antémémoire) sont des mémoires rapides qui disposent d’un mécanisme automatique de copie/écriture des données/instructions de la mémoire principale. Un cache exploite le principe temporelle localité spatiale (en adresse) de Les principaux paramètres d’efficacité sont: m m La taille mémoire La politique de gestion Le principal critère d’efficacité est le taux de défaut de cache, qui dépend de ces paramètres et de l’application. Coeur du processeur Emotion Engine 33/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Stratégies d’allocation des blocs Etiquette Associativité complète Valide Allocation directe Etiquette Adresse Adresse mot Bloc Adresse bloc Comparaison Sélection Défaut Donnée Associativité par groupe Simple ÚÚ 34/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards ÚÚÚ Peu efficace S. Mancini Stratégies d’allocation des blocs Adresse Associativité complète Etiquette Bloc Mémoire associative Etiquette Allocation directe Sélection Défaut Donnée Associativité par groupe Efficace 35/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards Complexe Ø Ø Ø Ø S. Mancini Stratégies d’allocation des blocs Adresse Allocation directe Associativité complète Associativité complète Associativité complète Associativité par groupe Donnée Compromis ÚÚÚ 36/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards ÚÚ Défaut Réglage Ø Ø Ø Ø S. Mancini Mémoire associative Etiquette Donnée Etiquette Comparateur Donnée Etiquette Comparateur Donnée Etiquette Comparateur Donnée Défaut 37/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Temps d’accès aux caches 38/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Performance d’un cache Temps moyen d’accès=Temps hit+Taux de défaut*Pénalité de défaut ? ? Comparer le temps moyen entre un cache 2-way set asso? ? ciative et un 4-way set associative de 8 KB. ? ? On fait l’hypothèse que le 4-way set associative permet de ? ? passer d’un Taux de défaut de 0,049 à 0,044. En faisant les ? ? hypothèses suivantes: ? ? le 2-way set associative a un temps de hit de 1 et le ? P ? 4-way set associative de 1,1 ? ? ? P La Pénalité de défaut du 2-way set associative est de ? ? 10 (accès à un cache L2 sans défaut) ? ? ? Lequel a le meilleur temps moyen d’accès? 39/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Politique de remplacement Lors d’un défaut de cache, il faut choisir un bloc dans lequel on va stocker la donnée demandée P Aléatoire Un bloc est choisi au hasard P LRU (Least Recently Used) la durée pendant laquelle un bloc n’a pas été accédé est mesurée P LFU (Least Frequently Used) On mesure le nombre de fois qu’un bloc est utilisé P FIFO L’ordre de remplacement est fixé 40/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Amélioration du taux de défaut de cache P Architecture du cache + Taille du cache + Amélioration de l’associativité + Buffer de victimes de remplacement P Organisation des accès mémoire + Organisation des données + Structure des programmes 41/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Principaux paramètres d’efficacité P Taille du cache P Politique d’allocation m Allocation directe m Associativité complète m Associativité par groupe P Politique d’écriture m Transparent m Ecriture différée P Politique de remplacement m LRU (Least Recently Used) m Aléatoire P Adressage m Virtuel m Physique 42/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Exemple : les coeurs Intel Xeon L1 : n*64 KO L2 : n/2*6 M 43/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards Intel-Core i7 L1 : n*64 KO L2-3 : 1*8 M S. Mancini En résumé Les différents paramètres des caches doivent être adaptés à l’application. ÚÚÚÚÚÚÚ Ø Ø Ø Ø Ø Ø Réduit le temps d’attente ÚÚ ÚÚÚÚÚÚÚÚ Ø Ø Ø Ø Ø Ø Surface Ø Ø Ú ÚlesÚaccès ÚÚ Ú Ø Ø Ø Ø Ø à laÚmémoire Ú ÚRéduit lente ÚÚÚÚÚÚÚÚ Ø Ø Ø Ø Ø Comportement imprédictible Ø Ø ÚÚÚÚÚÚÚ Ø Ø Ø Ø Ø Ø Transparent pour l’application ÚÚ Génériques Ø Ø ÚÚÚÚÚÚÚÚ Ø Ø Ø Ø Ø ÚÚÚÚÚÚÚ Ø Ø Ø Ø Ø Ø Ú ÚGénériques 44/59- Architecture des SoC- Architecture mémoire Hiérarchie mémoire- Caches standards S. Mancini Plan q q q 6 q Introduction Technologie des points mémoire Hiérarchie mémoire Méthodologie TD: estimation de mouvement 45- Architecture des SoC- Architecture mémoire Spécificité des mémoires dans les systèmes intégrés Les Systèmes Intégrés permettent : P D’intégrer différents types de mémoires dans un même circuit P De réaliser des mémoires sur mesure + Largeur de mot & Adressage + Accès P De construire des hiéarchies mémoire adaptées à l’application 46/59- Architecture des SoC- Architecture mémoire Méthodologie S. Mancini Utilisation des mémoires Les (D/S)RAM sont proposées sous la forme de macro-blocs. Les fondeurs fournissent: P des modèles de simulation P des masques (vue abstraite) La synthèse se fait par instanciation de “boîte noire”. NETLIST Synthèse logique Entity e1 e2 s e3 Projet Black Box VHDL RTL Simulation VHDL Placement Routage Entity LAYOUT RAM VHDL cptl IP Interface fondeur 47/59- Architecture des SoC- Architecture mémoire Méthodologie S. Mancini Plan q q q q 6 Introduction Technologie des points mémoire Hiérarchie mémoire Méthodologie TD: estimation de mouvement 48- Architecture des SoC- Architecture mémoire Principe de l’estimation de mouvement La compression vidéo MPEG nécessite le calcul d’une fonction de distance entre un bloc et ses voisins. Trames vidéo t Zone de recherche 5 blocs Bloc courant 5 blocs 49/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Blanc! 50/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Questions Données : Flux vidéo CCIR 656 à 25 Hz, trames de dimension 720*525, 8 bit par pixel. Les macro-blocs font 8*8 pixels. La zone de recherche fait 5*5 blocs. Les trames sont arrondies (supérieur) sur un multiple de macro-bloc. Les pixels d’une trame sont placés dans l’ordre cannonique. ? ? ? ? ? ? ? ? ? q Ecrire le nid de boucles qui correspond à l’estimation de mouvement de tous les blocs d’une image q Calculez le débit nécessaire pour réaliser ce traitement en temps réel 51/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Solution 52/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Questions Sans cache : On ne souhaite pas utiliser de cache, les trames sont stockées en DDR-SDRAM (f=100 Mhz, CL=3, 32 bits). Seul le bloc courant est stocké en mémoire interne. ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? q Ce débit est-il atteignable sans exploiter les burst ni le recouvrement des accès ? q Proposez un séquencement des calcul pour des burst de 2, 4 et 8 mots q Calculez le débit atteignable selon la taille de burst q Comment les performances évoluent-elles en fonction de la latence ? q Quel ordre des pixels en mémoire permetrait ce débit sans gestion des recouvrements ? 53/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Solution 54/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Questions ? ? ? ? q Calculez le taux de réutilisation d’un pixel de l’image de référence Avec cache standard : On souhaite utiliser un cache standard de CPU pour exploiter au mieux la réutilisation. ? ? ? ? ? ? ? ? ? Processeur Taille Ligne Set-Associative Selection set PowerPC 16 KB 32 B 2 way [12..5] TM32 16 KB 64 B 8-way [10..6] q Superposez les “set” et macroblocs q Estimez (à la louche) les performances de ces caches Pour une recherche, le cache étant vide au début m Pour la recherche suivante m 55/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Solution 56/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Questions Avec cache “maison” : La conception d’un cache maison permet davantage de compromis et nous allons en explorer quelques-un. ? ? ? ? ? ? ? ? ? ? ? ? ? ? q Quelle architecture permet de ne charger que 5 blocs de référence pour chaque nouveau bloc courant ? De quelle quantité mémoire avons nous besoin ? De combien de macro-blocs mémoire (identifiez m deux cas) ? q Même question pour un seul bloc de référence chargé ? m 57/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Solution 58/59- Architecture des SoC- Architecture mémoire TD: estimation de mouvement S. Mancini Architecture des SoC Architecture mémoire S. Mancini Plan Détaillé 6 Introduction P Impact de l’architecture mémoire q Architecture des mémoires P Architecture des mémoires P Organisation en colonnes P RAM multi-port 6 Technologie des points mémoire q SRAM P Technologie des SRAM P Densité des SRAM P Performances des SRAM q Famille (S)DRAM P Technologie des DRAM et SDRAM P Architecture des SDRAM P Accès aux SDRAM P Rafraîchissement des DRAM P Densités des SDRAM P Performance des SDRAM P En résumé q Autres points mémoire P ROM P FLASH P Registre q Conclusion P Types de mémoire P Contrôleur mémoire 6 Hiérarchie mémoire q Objectifs P Objectifs d’une hiérarchie mémoire P Principe d’une hiérarchie mémoire P Types de mémoires q Scratch-Pad RAM et BRAM P Scratch-Pad RAM P BRAM q Caches standards P Objectifs P Stratégies d’allocation des blocs P P P P P P P P 6 TD: estimation de mouvement Mémoire associative Temps d’accès aux caches Performance d’un cache Politique de remplacement Amélioration du taux de défaut de cache Principaux paramètres d’efficacité Exemple : les coeurs Intel En résumé P P P P P P P P P P 6 Méthodologie P Spécificité des mémoires dans les systèmes intégrés P Utilisation des mémoires 61 Principe de l’estimation de mouvement Blanc! Questions Solution Questions Solution Questions Solution Questions Solution
