Conception des circuits CMOS analogiques Conception transmetteur de puissance sans fil entièrement intégré – Cours de restructuration Alexandre Boyer [email protected] www.alexandre-boyer.fr 2015-2016 135 avenue de Rangueil – 31077 Toulouse cedex 4 – Tel : 05.61.55.95.13 – Fax : 05.61.55.95.00 - www.insa-toulouse.fr Rapport de spécification • A faire • Schématique du circuit • Description des différentes fonctions • Circuit pin-out • Liste, type des E/S, alimentations • Composants externes requis, circuits externes typiques • Stratégie de protections ESD • Spécifications détaillées • Schéma détaillé des blocs analogiques à concevoir APP de Conception CMOS analogique en 5e année ESE Design kit AMS H35 • Technologie CMOS 0.35 µm 50 V (process H35B4S1) • Intégration sur une même puce d’étages de puissance (haute tension 50 V) et de commande (faible tension 3.3/5 V) • Nœud technologique « ancien », mais robuste, fiable, adapté aux fortes tensions • Composants disponibles (cf. ENG-238_rev6.pdf) : • NMOS/PMOS (LV and HV cores - 3.3 V à 50 V) • Bipolaire NPN/PNP vertical/latéral • Diodes • Résistances (diffusion, Nwell, POLY1/2/H) • Condensateurs (MIM, POLY, POLY-Metal) APP de Conception CMOS analogique en 5e année ESE Design kit AMS H35 • Transistors MOS • Liste des NMOS (Liste PMOS quasi identique) Tensions nominales : 3.3 V, 5 V, 20 V, 50 V (Vgs, Vds, Vdb) Versions isolées / non isolées APP de Conception CMOS analogique en 5e année ESE Design kit AMS H35 • Transistors MOS – Section du wafer (ENG-236_rev6.pdf) VDD = 3.3 – 5 V VSS = 0 V Source = VSS Bulk = VSS Source = VDD Bulk = VDD N-well VSS P-substrate Isolation par jonction Tub = VDD Source = VSS Bulk = VSS P-well Bulk = VDD Source = VDD Tub = VDD N-well Caisson N-well P-substrate APP de Conception CMOS analogique en 5e année ESE VSS Design kit AMS H35 • Transistors MOS – Section du wafer (ENG-236_rev6.pdf) VDD < 50 V VSS = 0 V Bulk&Source = VSS Bulk&Source = VDD Tub = VSS Tub = VSS VSS P-substrate VBE < 5.5 V VCE > 10 V Bulk&Source = VSS Vertical NPN BJT P-well Caisson N-well Caisson N-well P-substrate APP de Conception CMOS analogique en 5e année ESE VSS Modèle simple couplage bobines primaire/secondaire • Modèle électrique équivalent : IP Modèle driver de sortie IS VE A VP τ Charge supposée résistive et constante VS T0 = 1/f0 • Coefficient de couplage inductif: • Analyse harmonique: vLp = jLPωi p + jMωis vLs = jLS ωiS + jMωiP Avec : k= Z P = RP + jLPω + Signal carré 1 jC Pω VE ( f 0 ) = 1 1 = 2π LP C P 2π LS CS M 2ω 2 I P = 1 − 2 2 M ω + ZPZS − jMω IS = 2 2 VE M ω + ZPZS • Approximation du premier harmonique : nπτ sin 2 Aτ T0 VE (nf 0 ) = nπτ T0 T0 f res = M LP LS Z S = RLoad 2A π APP de Conception CMOS analogique en 5e année ESE si τ = VE ZP 1 + RS + jLS ω + jC S ω T0 2 Modèle simple couplage bobines primaire/secondaire • Exemple : Fres = 117 kHz, τ = T0/2, A = 9 V, k = 0.4, RL = 10 Ω IP IS Fres = 117 kHz, F0 = 150 kHz, τ = T0/2, A = 9 V , RL = 10 Ω APP de Conception CMOS analogique en 5e année ESE Amplificateur opérationnel CMOS • Voir livre Gray, Hurst, Lewis, Meyer, « Analysis and Design of Analog Integrated Circuits », chapitres 6, 7, 8 • Schéma de principe amplificateur différentiel à deux étages et à sortie single-ended (asymétrique) : Paire différentielle vo 2 = Etage de sortie à gain (source commune) 1 g m1 RD vdiff 2 vo 2 = − g m3 (r0 // RD )vi M3 Open circuit vi M3 saturé, de transconductance gm3 et de résistance de sortie r0 M1 et M2 identiques, saturés, de transconductance gm1. APP de Conception CMOS analogique en 5e année ESE Amplificateur opérationnel CMOS • Amplificateur OTA de Miller (paire différentielle avec des PMOSFET): Etage de sortie à gain (source commune) Paire différentielle Source de courant paire diff et étage de sortie Miroir de courant Paire diff. Référence de courant Charge active de la paire (miroir de courant) APP de Conception CMOS analogique en 5e année ESE Capacité de compensation (optionnel selon stabilité, pole splitting) Amplificateur opérationnel CMOS • Caractéristiques fondamentales d’un AOP : • Gain statique • Plage de tension de sortie • Offset en entrée/sortie • Réjection de mode commun • Produit gain-bande, bande passante • Fonction de transfert en BO, pôles, stabilité (marge de phase) • Slew rate • Power supply rejection ratio (PSRR) • Consommation APP de Conception CMOS analogique en 5e année ESE Amplificateur opérationnel CMOS • Quelques structures élémentaires Source de courant (NMOS ou PMOS en saturation) IDS IREF I REF ≈ 1 W (VGS − VTHN )2 = β N (VREF − VTHN )2 µ N COX 2 L IREF VDS MOS monté en diode (Charge active) I DS ≈ β N (VDS − VTHN ) 2 IDS IDS VDS VGS VGS = VDS APP de Conception CMOS analogique en 5e année ESE VDS Amplificateur opérationnel CMOS • Quelques structures élémentaires Miroir de courant (NMOS ou PMOS) M1 et M2 ont des caractéristiques identiques, mais des dimensions (W;L) pas nécessairement identiques : IIN IOUT W2 W =K 1 L2 L1 M2 M1 W2, L2 W1, L1 Si M2 est en saturation et en négligeant sa conductance de sortie : I OUT = K × I IN IOUT IIN VDS2 APP de Conception CMOS analogique en 5e année ESE Comparateur CMOS • Comparateur à base d’AOP (attention au slew rate, aux offsets…) • Trigger de Schmitt : Avec : VTxx = tension de seuil (VTN2 = VTN3, VTP4 = VTP6) βx = ½µxCoxW/L = transconductance APP de Conception CMOS analogique en 5e année ESE Comparateur CMOS • Comparateur à hystérésis interne VOx VIN : de VSS à VDD VDD VO1 VT5+VT1 VO2 VREF I1 I2 VIN VSS I5 = IBias VREF+VT+ Seuils de basculement et largeur hystérésis : Conditions : M1 = M2 M3 = M4 M6 = M7 I5 = IBias = constante β1 la transconductance de M1 W6 W3 L6 L3 W7 = W4 L7 VT + = i5 β1 K −1 1+ K VT + − VT − = 2 VT − = i5 β1 =K L4 APP de Conception CMOS analogique en 5e année ESE i5 1 − K β1 1 + K K −1 1+ K VDD VIN Effet de la température • Exemple : référence de courant Si M3 = M4 et M5 = M6 (en saturation : IIN = IOUT I OUT = kT ln(n ) q R Si M7 = M6, IBIAS = IOUT Structure auto-polarisée (pas besoin de réf de courant) Indépendance à la tension d’alimentation Dépendance à la température du courant APP de Conception CMOS analogique en 5e année ESE Effet de la température • Exemple : référence de tension bandgap • Réutilisation de la référence de courant et compensation de la température VOUT = VEB 2 + R2 I OUT = VEB 2 + R2 kT ln(n ) q R Proportional To Absolute Temperature (PTAT) = Tension aux bornes de R2 (dVR2/dT ≈ +1.8 mV/°c) Complementary To Absolute Temperature (CTAT) = PNP monté en diode (dVEB/dT ≈ -2 mV/°c) 1 4 1 Montage VBE multiplier APP de Conception CMOS analogique en 5e année ESE Effet de la température • Capteur de température CMOS : dépendance à la température de VTH VTH ≈ VTH 0 + α (T − T0 ), α = −0.5 .. − 2mV / °c M1, M2, M3, M4 en saturation Si M3 = M4 I1 = I2 (miroir de courant) VTH1 = VTH2 M3 M4 I1 VOUT = VGS 2 = I2 VBIAS VOUT M1 VOUT = M2 monté en diode : M2 β1 β1 VBIAS + VTH 1 − β2 β 2 I2 β2 + VTH 2 Polarisation de M1par VBIAS : I1 = β1 (VBIAS − VTH 1 ) 2 β1 VBIAS β2 β1 1− β2 VOUT − VTH = APP de Conception CMOS analogique en 5e année ESE