Diaporama cours MOS
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Le MOSFET I – Introduction - Rappels. 1 - Structure, vue 3D du MOS à canal N (NMOS) : Source ( S ) Grille ( G ) Drain ( D ) D iD W G n+ vDS vGS S n+ zone du canal L W MOSFET : Metal Oxide Semiconductor Field Effect Transistor longueur du canal length largeur du canal width [µm] [µm] I – Introduction, rappels Body ( B ) Source ( S ) p+ Grille ( G ) Drain ( D ) "canal" n+ Metal ( Poly Si ) Oxide ( SiO2 ) Semiconductor n+ L substrat de type p ( body / bulk ) Métal D D D iD G vDS G B B G vGS S pour vSB = 0 S S pour vSB ≠ 0 I – Introduction, rappels MOS : Composants discrets : power commutation ,amplification peu fréquent 3 pattes Electronique intégrée : composant "roi " de la micro-électronique 4 pattes, choix W et L Technologie caractérisée par Lmin de grille Intel Intanium quadri-cœurs : 45 nm, 2 milliards de transistors outils de conception informatisés : CAO I – Introduction, rappels 2 – Caractéristiques courant – tension du NMOS (pour vSB = 0). D iD iG=0 G vDS La tension appliquée entre la grille et la source, vGS, permet de contrôler le courant circulant entre le drain et la source, iD. vGS S i.e. source de courant commandée par une tension I commandé = G ⋅ Vcontrôle Vcontrôle G = transconductance [A/V] Cf. cours MCME pour les aspects théoriques de l’établissement de la caractéristique iD – vDS en fonction des différents régimes de polarisation du transistor. Le courant de grille sera considéré nul : iG ≈ 0 I – Introduction, rappels a. Caractéristique iD - vDS Pour vGS ≤ 0 : iD (mA) Transistor bloqué iD = 0 1,5 Pour vGS ≤ Vtn : Cutoff Inversion faible iD ≈ 0 1 Vtn : tension de seuil du NMOS (qqs 100aines mV) 0,5 0 1 2 3 4 vGS ≤ Vtn vDS (V) I – Introduction, rappels a. Caractéristique iD - vDS Pour vGS ≥ Vtn et vDS ≤ vGS – Vtn : iD (mA) 2 v W DS ( ) iD = k n' v V v − − tn DS GS L 2 vDS = vGS - Vtn triode vGS = Vtn + 2 1,5 1 k’n = µnCox facteur de gain NMOS [µA/V2] µn mobilité des e- [cm2/Vs] Cox = εox / tox capacité surfacique de grille [F/cm2] vGS = Vtn + 1,5 vGS = Vtn + 1 0,5 tox épaisseur d’oxyde de grille [nm] εox permittivité SiO2 vGS = Vtn + 0,7 vGS = Vtn + 0,5 0 Régime triode 1 2 3 4 vGS ≤ Vtn vDS (V) [F/m] I – Introduction, rappels a. Caractéristique iD - vDS Zone linéaire du régime triode iD (mA) vGS = Vtn + 2 pour vDS << 2(vGS - Vtn) 0,3 iD = k n' vGS = Vtn + 1,5 W (vGS − Vtn )vDS L vGS = Vtn + 1 vGS = Vtn + 0,7 vGS = Vtn + 0,5 0 200 vDS (mV) rDS vDS ' W = = 1 k n (vGS − Vtn ) L iD I – Introduction, rappels a. Caractéristique iD - vDS Pour vGS ≥ Vtn et vDS ≥ vGS – Vtn : iD = Régime saturé 1 'W 2 k n (vGS − Vtn ) 2 L iD (mA) triode saturé vGS = Vtn + 2 1,5 vDS = vGS - Vtn vGS = Vtn + 1,5 1 ro = ∞ vGS = Vtn + 1 0,5 vGS = Vtn + 0,7 vGS = Vtn + 0,5 0 1 2 3 4 vGS ≤ Vtn vDS (V) I – Introduction, rappels b. Caractéristique iD - vGS Pour vGS ≥ Vtn et vDS ≥ vGS – Vtn : Régime saturé iD (mA) 1 'W 2 k n (vGS − Vtn ) 2 L vDS = cte iD = vDS ≥ vGS - Vtn Equation quadratique 1,5 1 vOV = vGS – Vt iD = 0,5 0 Vtn : Vtn 1 2 tension de seuil du NMOS 3 (qqs 100aines mV) vGS (V) tension d’ overdrive effective 1 'W 2 k n vOV 2 L I – Introduction, rappels 3 – Modulation de la longueur du canal. Source ( S ) Grille ( G ) Drain ( D ) n+ n+ Régime triode : vGS ≥ Vtn et vDS ≤ vGS – Vtn L Body (p) Source ( S ) Grille ( G ) Drain ( D ) Régime saturé : vGS ≥ Vtn et vDS = vGS – Vtn n+ n+ Pincement du canal à la limite de saturation L Body (p) Source ( S ) Drain ( D ) Grille ( G ) Régime saturé : vGS ≥ Vtn et vDS > vGS – Vtn Canal pincé, modulation de sa longueur n+ n+ L - ∆L L Body (p) ∆L L L - ∆L Avec ∆L ↑ qd vDS ↑ d’où iD ↑ avec vDS ro finie I – Introduction, rappels 3 – Modulation de la longueur du canal. iD (mA) triode saturé vGS = Vtn + 2 1,5 vDS = vGS - Vtn vGS = Vtn + 1,5 1 ro finie = 1 / pente ro = ∆vDS/∆ ∆iD vGS = Vtn + 1 0,5 vGS = Vtn + 0,7 vGS = Vtn + 0,5 0 1 2 3 4 vGS ≤ Vtn vDS (V) I – Introduction, rappels 3 – Modulation de la longueur du canal. iD = 1 'W 2 k n (vGS − Vtn ) .(1 + λvDS ) 2 L modélisation de l’effet de modulation de L λ = 1 / VA coefficient de modulation de la longueur de canal VA tension d’Early (analogie) [V-1] [V] proportionnelle à L Résistance de sortie : ro ∂v 1 V ro = DS = = A ∂iD vGS =cte λI D I D iD (mA) vGS = Vtn + 2 vGS = Vtn + 1,5 vGS = Vtn + 1 vGS = Vtn + 0,7 vGS = Vtn + 0,5 -VA = -1/λ λ 0 vDS (V) I – Introduction, rappels 4 – Transistor MOS à canal P. NMOS B (gnd) p+ S G PMOS D n+ D n+ G S p+ p+ n – well (puits) substrat de type p ( body / bulk ) vSG S S G vSD G B iD D D B (Vdd) n+ I – Introduction, rappels 4 – Transistor MOS à canal P. vSG Caractéristiques iD - vSD et iD - vGS S G vSD iD Reprendre les conditions et équations du NMOS en remplaçant vGS par vSG, vDS par vSD, Vtn par –Vtp, et k’n par k’p D ! k’ p facteur de gain du PMOS µp ≅ µn / 2 ∼ 3 [µA/V2] Vtp tension de seuil du PMOS (Vtp < 0) [V] Le courant iD est pris sortant par le drain du PMOS (entrant pour le NMOS). I – Introduction, rappels Exemples de technologies. 0,35 µm NMOS tox (nm) Cox (fF/µm2) µ.Cox Vt0 VDD (µA/V2) (V) (V) PMOS 0,25 µm NMOS PMOS 0,18 µm NMOS PMOS 65 nm NMOS PMOS 7,5 6 4 1,2 … 5,8 8,6 … 175 58 267 93 387 86 … … 0,46 -0,6 0,43 -0,62 0,48 -0,45 0,42 -0,36 3,3 ∅ Cheveu = 50 – 100 µm 2,5 1,8 1,2 ∼ 0,8 I – Introduction, rappels 5 – Effet de substrat. B VS VG VD Le substrat p est généralement connecté au potentiel le plus électronégatif (gnd). gnd p+ n+ n+ Pour vSB ↑ la profondeur du canal est réduite, pour compenser la diminution de iD correspondante : vGS ↑ body p Modélisation : ( Vt = Vt 0 + γ . 2φ f + vSB − 2φ f ) Vt0 tension de seuil pour vSB = 0 [V] 2∅f potentiel d’inversion de surface (0,6∼0,7 V) [V] γ facteur d’effet de substrat (≈ 0,4 V1/2) [V1/2] Variation de vSB ⇒ variation de iD body ≈ 2ème grille I – Introduction, rappels 6 – Effets de la température. Vt - 2mV/°C ⇒ iD augmente avec T° k’ dk’/dT < 0 ⇒ iD diminue avec T° effet prépondérant iD diminue avec T° 7 – Qualité de la modélisation. Equations précédentes = modélisation au 1er ordre, c.-à-d. plutôt inexacte Adapté à un calcul manuel pour un résultat approché à 10-20% près, ensuite recours aux logiciels de simulation électrique (spice). Hors cadre de ce cours : - conduction en inversion faible (subthreshold), - effets liés aux longueurs de canal submicroniques. Le MOSFET II – Le transistor MOS en amplification. 1 – Utilisation en amplification. 1ère qualité amplificateur ? a. Construction graphique. iD (mA) vGS = VDD VDD RD vGS vGS Droite de charge iD vD VDD vD = VDD –RD iD iD = (VDD – vD) / RD vGS ≤ Vtn vDS (V) II – Le transistor MOS en amplification a. Construction graphique. vD (V) off saturé triode VDD vGS (V) VDD II – Le transistor MOS en amplification a. Construction graphique. vD (V) off saturé triode VDD vGS (V) VDD vgs t II – Le transistor MOS en amplification a. Construction graphique. vD (V) off saturé triode VDD vd t vGS (V) VDD vgs t II – Le transistor MOS en amplification a. Construction graphique. vD (V) off saturé triode VDD vd t vGS (V) VDD vgs En régime saturé vD - vGS ≈ droite Amplification linéaire t gain = pente II – Le transistor MOS en amplification b. Mise en équations. vGS = VGS + vgs VDD composante continue vGS RD iD vgs VGS vD vgs VGS composante variable vGS t (s) Amplification : polarisation en régime saturé (linéarité) II – Le transistor MOS en amplification b. Mise en équations. • pour vgs << 2vOV iD = (λ=0) 1 'W W 2 (VGS − Vtn )vgs k n (VGS − Vtn ) + k n' 2 L L ID id courant de polarisation composante variable vD = VDD − RD I D − RD id VD vd II – Le transistor MOS en amplification b. Mise en équations. • pour vgs << 2vOV , en considérant le régime variable (petits signaux) transconductance : i W (VGS − Vtn ) g m = d = k n' v L gs g m = 2 I D / VOV = [A / V ] 2k n' . W L . I D gain en tension p.s. : Av = vd / v gs = − g m RD [V / V ] dépend des grandeurs continues (DC) c.-à-d. de la polarisation II – Le transistor MOS en amplification 2 – Séparation des régimes continu et variable (DC et AC). VDD VDD RD RD G VGS vGS ID id vD S vD = VD + vd VGS vgs D vgs iD iD iG= 0 II – Le transistor MOS en amplification Par application du théorème de superposition (condition d’application ?) VDD RD RD G ID IG= 0 D VGS ID VD S ID = + G vgs id ig = 0 D id vd S régime DC régime AC 1 'W 2 k n (VGS − Vtn ) 2 L i = gmv d gs II – Le transistor MOS en amplification 3 – Modèle équivalent petits signaux du MOS. Validité : - polarisation en régime saturé, - vgs petit devant 2Vov , - basses fréquences. id ig = 0 G D vgs gm.vgs S g m = k n' G D vgs gm.vgs r0 S W (VGS − Vtn ) L g m = 2 I D / VOV = id ig = 0 2k n' . W L . I D prise en compte de la modulation de longueur du canal ro = V A / I D Le choix du point de polarisation fixe les valeurs des paramètres du modèle p.s. II – Le transistor MOS en amplification 3 – Modèle équivalent petits signaux du MOS. Interprétation graphique de la notion de transconductance : linéarisation de la caractéristique autour du point de polarisation iD (mA) ∂i g m = pente = D ∂vGS 1,5 pt de polarisation 1 0,5 0 Vtn 1 2 3 vGS (V) vDS =cte II – Le transistor MOS en amplification 3 – Modèle équivalent petits signaux du MOS. Interprétation graphique de la notion de transconductance : linéarisation de la caractéristique autour du point de polarisation iD (mA) ∂i g m = pente = D ∂vGS 1,5 pt de polarisation 1 vgs 0,5 t 0 Vtn 1 2 3 vGS (V) vDS =cte II – Le transistor MOS en amplification 3 – Modèle équivalent petits signaux du MOS. Interprétation graphique de la notion de transconductance : linéarisation de la caractéristique autour du point de polarisation iD (mA) ∂i g m = pente = D ∂vGS 1,5 pt de polarisation 1 t vgs id 0,5 t 0 Vtn 1 2 3 vGS (V) vDS =cte II – Le transistor MOS en amplification 3 – Modèle équivalent petits signaux du MOS. Intégration de l’effet de substrat dans le modèle : id D ig = 0 G B vgs gm.vgs S body ≈ 2ème grille gmb = χ.gm tq χ = 0,1 à 0,3 r0 gmb.vbs vbs Exercice 2.3 (TD2 p5) Vtn = 1,5 V RG = 10 MΩ VDD RD = 10 kΩ k’n(W/L) = 0,35 mA/V2 VA = 50 V RL = 10 kΩ VDD = 15 V RD CL très grand Cl RG Cl RL vE Zin = ? Av = ? VEmax = ? vS Le MOSFET III – Polarisation, étude DC. 1 – Importance du choix du point de polarisation. • choix du régime de fonctionnement du transistor • réglage des paramètres p.s. (amplification / saturation) • de l’excursion en sortie (amplification / saturation) iD (mA) Pol2 Pol1 VDD vDS (V) III - Polarisation, étude DC 2 – Polarisation de composants discrets. ! Les valeurs de Vt, Cox, et W/L varient fortement d’un composant à l’autre (y compris pour des composants de même référence). a. Fixer VGS. iD (mA) MOS 1 1,5 MOS 2 ID1 1 0,5 ID2 0 Polarisation de mauvaise qualité 1 2 VGS 3 vGS (V) III - Polarisation, étude DC b. Fixer VG et ajouter une résistance de source. ID RS : apport d’une contre-réaction négative VG stabilisation de ID ID VGS RS iD (mA) MOS 1 1,5 MOS 2 ID1 VG – VGS = RS ID ID = VG/RS – VGS/RS ID2 0,5 vGS (V) 0 1 2 3 VG III - Polarisation, étude DC Schémas de polarisation : VDD VDD VDD RD RG1 RD ID VG ID VG RG RS RG2 RS - VSS Alimentation simple Alimentation double III - Polarisation, étude DC c. Résistance de contre-réaction grille-drain. VDD RD RG VGS ID Exercice 1.1 (TD1 p1) NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2 VDD = 3,3 V RD ID D RS VSS = -3,3 V Dimensionner le circuit ci contre afin d'obtenir une polarisation du transistor telle que ID = 100 µA et VD = 1 V. A quelle régime de fonctionnement correspond cette polarisation ? On considère que la modulation de la longueur du canal est négligeable (λ = 0) et on prend W=40µm et L=1µm. Exercice 1.2 (TD1 p1) NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2 VDD = 3,3 V RG1 RD Donner le potentiel de chacun des nœuds et le courant circulant dans chacune des branches de ce circuit. On prend RG1 = RG2 = 5 MΩ, RD = RS = 10 kΩ, W = 30 µm, L = 1 µm et λ = 0. Expliquer le choix des valeurs de RG1 et RG2 . RG2 RS Exercice 1.5 (TD1 p2) NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2 VDD = 3,3 V Dimensionner ce circuit de façon à avoir VD = 0,1 V. RD On prend W = 6 µm et L = 1 µm. Que vaut rDS, la résistance drain source à ce point de polarisation ? III - Polarisation, étude DC 3 – Polarisation par source de courant. a. principe. VDD RD ID VG RG ID - VSS III - Polarisation, étude DC b. Source/Miroir de courant. VDD R I0 IREF V0 I0 Mn1 Mn2 VGS Mn1 et Mn2 en régime saturé : V0 I D1 = I REF = VDD − VGS R I 0 = I D 2 = I REF . (W / L )2 (W / L )1 Miroir pour Io = IREF III - Polarisation, étude DC b. Source/Miroir de courant. Source de courant idéale : I0 IREF V0 0 Source de courant MOS : λ ≠ 0 ro2 finie Saturation Mn2 I0 pente 1/ro2 IREF Modèle p.s. : 0 I0 V0 ro2 VOV VGS VDD V0 Exercice 3.1 (TD3 p6) NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2 Proposer un design permettant de réaliser un miroir de courant tel que I0 = 100 µA et V0min = 0,3 V (on prendra arbitrairement L = 2 µm). VDD R IREF I0 Mn1 Mn2 VGS V0 III - Polarisation, étude DC b. Source/Miroir de courant. Augmentation de la résistance de sortie : source cascode. VDD IREF Rout = gmro2ro3 I0 Mn4 Vo ≥ 2VGS - Vtn Mn3 réduction dynamique V0 Mn1 Mn2 VGS III - Polarisation, étude DC b. Source/Miroir de courant. Distribution des courants de polarisation dans un circuit intégré : VDD VDD Mp1 Mp2 Mp3 IREF In2 Ip2 RP Mn1 Mn2 -VSS Le MOSFET IV – Etages amplificateurs élémentaires. 1 – Introduction - étage amplificateur. • Besoins : Acquisition de grandeurs physiques: – température, pression, humidité… • Capteur : – élément actif ou passif dont les caractéristiques varient avec la grandeur physique – Variation faibles avec peu d’énergie • µV,mV, µA,mA, µΩ,mΩ • Nécessité : Amplification IV – Etages amplificateurs élémentaires Critères de qualité-choix des amplificateurs : • Linéarité - distorsion : - Le signal ne doit pas être déformé. • Bande passante : - L’amplification doit être constante sur tout le spectre du signal amplifié. • Forme de l’alimentation disponible : - Simple ou double. • Rendement : - η = puissance utile / puissance consommée. IV – Etages amplificateurs élémentaires Amplification (en tension) : vs VE Av=δVs/ δVe VS CHARGE ve Av est linéaire : vs(0)=ve(0) vs(∞)=Av.ve(∞) La réalité est bien différente !!! IV – Etages amplificateurs élémentaires Alimentations apporte l’énergie au système. permet la polarisation. Vdd U1 +V U1 V1 AMPV VSINE AMPV BAT1 Simple -V Double IV – Etages amplificateurs élémentaires Amplificateur réel : défauts Non-linéarité vs A1 e s VCC AMPLI VE saturation VS Av = δVs/ δVe CHARGE VCC ve Les choses se compliquent, Vs peut être : - Déformée (non linéarité) Décalage (offset) - Ecrêtée (saturation) - Posséder une composante continue (offset) saturation Non-linéarité IV – Etages amplificateurs élémentaires Cas d’un amplificateur mono tension : VE Non-linéarité saturation vCC A1 e vs s VCC AMPLI Av=δVs/ δVe VS CHARGE VEPOL VCC/2 vs(t) se déplace autour du point de repos, généralement VCC/2 Décalage (offset) vE = VE POL + ve ve saturation vS = VCC/2 + vs Non-linéarité vE VE POL IV – Etages amplificateurs élémentaires Bande passante : tracée dans le diagramme de Bode. ω1, ω2 pulsations de coupure à -3dB 20 log V V Bp = ω 2 − ω1 s e -3dB ω1 ω2 logω IV – Etages amplificateurs élémentaires Modèle d’un amplificateur : amplificateur Rg +VCC ie ve vg source Ze vs Zs -VEE il RL charge vL ● Fonction: amplifier la puissance du “signal” - tout amplificateur est alimentée par une source d’energie externe (ici: VCC et (ou) VEE) ● L’entrée de l’amplificateur est caractérisée par son impédance d’entrée v Ze = e ie ● La sortie agit comme une source de tension vs caractérisée par son impédance de sortie Zs ☛ Zs = résistance de Thévenin équivalent au circuit vu par RL IV – Etages amplificateurs élémentaires amplificateur ● Gain en tension : Comme Zs ≠ 0 le gain en tension dépend de la charge Définitions vs vL A = = Gain “en circuit ouvert” : v ve R = ∞ ve L v Gain “sur charge” : AvL = L = ve Gain “composite”: (tient compte de la résistance de sortie de la source) Rg +VCC ie ve vg Ze vs source Zs -VEE il RL charge RL Av RL + Z s v Z Avc = L = e AvL vg Rg +Ze Comme Ze ≠ ∞ , Avc diffère de AvL ● Gain en courant : A Z i Ai = L = vL e ie RL ● Gain en puissance : v i A p = L L = Avc ⋅ Ai v g ie Expression du gain en dB : Tension : 20 log|Av| Courant : 20 log|Ai| Puissance : 10 log|Ap| vL IV – Etages amplificateurs élémentaires amplificateur ● Impédance d’entrée : Ze = ve ie Rg +VCC ie ve vg Ze vs source ● Impédance de sortie : Zs = vx ix il Zs -VEE vL RL charge vg =0 Rg +VCC ie ve vg=0 source Ze vs ix Zs -VEE vx IV – Etages amplificateurs élémentaires ☛ L’amplificateur “idéal” : ● Gains indépendants de l’amplitude et de la fréquence (forme) du signal d’entrée ● Impédance d’entrée élevée ➙peu de perturbation sur la source ● Impédance de sortie faible ➙peu d’influence de la charge ☛ La réalité... Domaine de linéarité : distorsion du signal pour des amplitudes trop élevées Nonlinéarité des caractéristiques électriques des composants la tension de sortie ne peut dépasser les tensions d’alimentation Bande passante limitée : le gain est fonction de la fréquence du signal capacités internes des composants condensateurs de liaison Impédances d’entrée (sortie) dépendent de la fréquence IV – Etages amplificateurs élémentaires Distorsion harmonique : fondamental système H2 fondamental non linéaire DC H3 … f f f (MHz) 2f 3f f (MHz) Taux de distorsion harmonique (Total Harmonic Distorsion) : THD = avec ∑ ak2 k ≥2 a12 2 a ∑ k = k ≥2 a1 = Veff , harmoniques Veff , fondamental a1 : valeur efficace du fondamental ak : valeur efficace de l’harmonique de rang k IV – Etages amplificateurs élémentaires Défauts sur les impédances : • Un amplificateur idéal : – Ne consommerait aucune énergie en entrée : résistance d’entrée ∞ quelque soit la fréquence. – Pourrait produire une puissance infinie: résistance de sortie nulle quelque soit la fréquence. – ON NE SAIT PAS FABRIQUER CELA IV – Etages amplificateurs élémentaires Modèles réels des amplificateurs : Rs A v e Av v Re v e v ≡ v v s e is = 0 Rs v i ≡ v i e Gv m e transconductance Rs G m i v i Rs i e i i s e vs =0 courant e s s ≡ Ai A s ≡ e s v Re s tension Re i e R e≡ i i s ve =0 Rs ie Re e vs =0 Ri v R m e transrésistance s m ≡ v i s e is = 0 IV – Etages amplificateurs élémentaires Couplage entre étages – association de plusieurs types d’amplificateurs : Objectif Coupler plusieurs “étages” pour améliorer les propriétés du circuit... Exemple : Amplificateur avec - gain en tension élevé - faible distorsion - bonne stabilité (thermique, dispersion) - impédance d’entrée élevée - impédance de sortie faible Solution possible : ● stabilité et faible distorsion ↔ ampli stabilisé ● gain élevé ↔ plusieurs étages en cascades ● Ze élevée ↔ étage à forte impédance d’entrée ● Zs faible ↔ étage à faible impédance de sortie Difficultés du couplage : ◆ Polarisation de chaque étage ◆ Gain sur charge : chaque étage “charge” l’étage précédent ◆ Réponse en fréquence de l’ensemble (cf. couplage capacitif) IV – Etages amplificateurs élémentaires Couplage et adaptation d’impédance : L’adaptation d’impédance doit être vu sous deux aspects : - Associer des circuits - Transmettre une puissance maximal -On cherche à optimiser Rg et RL En entrée : on cherche ve=vg, cette condition sera d’autant plus satisfaite que Rg sera petite devant Re En sortie : On souhaite transmettre le maximum de puissance à la charge (un haut parleur par exemple), une approche intuitive amène à penser que RL doit être la plus petite possible (IL max) … Ve = Vg Re Re + Rg IV – Etages amplificateurs élémentaires Adaptation d’impédance en puissance : RS VS RL VL2 P= RL RL VL = Vs RL + RS VS2 .RL P= ( RL + Rs ) 2 Rs − RL dP 2 = VS . dR L (RS + R L )3 P dans RL est max pour RL=RS En vert : P/PMax=f(RL/RS) En rouge : le rendement PRL/PVS Exercice Un capteur délivre un signal de tension efficace Veff = 10mV et possède une impédance interne rg = 500Ω. Ce signal est destiné à attaquer un haut-parleur (HP) d’impédance 10Ω. 1. Quelle est la puissance fournie au HP par le capteur quand ils sont directement connectés ? Le tableau suivant donne les caractéristiques de 2 types d’amplificateurs disponibles : Impédance d’entrée ri Amplification en tension Av Impédance de sortie r0 Type I 106 Ω 50 5 kΩ Type II 106 Ω 1 10 Ω 2. Quelle tension efficace faut-il fournir en entrée de chacun des deux amplificateurs pour délivrer une puissance de 10W au HP ? 3. On dispose de plusieurs amplificateurs de type I et II. Quel montage permet de délivrer une puissance de 10 W au HP à partir du capteur ? IV – Etages amplificateurs élémentaires 2 – Amplificateur source commune. a. Discret. VDD RG1 VDD RD Cl2 Rg ie il Cl1 vl vg ve RG2 RS générateur RL Cdec charge Amplificateur source commune Cdec : capacité de découplage (qqs 10aines µF) Cl1 , Cl2 : capacités de liaison (qqs 10aines µF) Rôle, comportement ? IV – Etages amplificateurs élémentaires Schéma équivalent petits signaux : Rg ie ve Ze Impédance d’entrée : Ze = ie/ve = RG1//RG2 Impédance de sortie : Zs = r0//RD RG1//RG2 vg G id D ig = 0 vgs gm.vgs r0 RD il Zs RL vl S Gain en circuit ouvert : Av = vl ve = − g m (r0 // RD ) < 0 RL = ∞ Gain en charge : AvL = vl = − g m (r0 // RD // RL ) ve Gain composite : Avc = vl RG1 // RG 2 =− g m (r0 // RD // RL ) vg ( RG1 // RG 2 ) + Rg IV – Etages amplificateurs élémentaires Amplificateur source commune avec résistance de source non découplée : VDD RG1 VDD RD Cl2 Rg ie il Cl1 vl vg ve RG2 RL RS générateur Cdec RS2 Amplificateur source commune avec résistance de source charge IV – Etages amplificateurs élémentaires Amplificateur source commune avec résistance de source : id Rg ie ve RG1//RG2 vg G gm.vgs ig = 0 D il RD RL vl 1/gm vgs S RS Utilisation modèle en T r0 négligée Av = − g m RD 1 + g m RS RS : résistance de dégénérescence diminution du gain et amélioration de la linéarité IV – Etages amplificateurs élémentaires 2 – Amplificateur source commune. b. A charge active (intégré). En technologie intégrée (microélectronique) : difficulté à intégré des résistances élevées VDD VDD VSG Mp1 I v2 Mp2 i i IREF ve Mn1 vs Av = -gm1.(r01//r02) ve Mn1 (d’après RD = r02) r02 élevée vs Exercice 4.1 (TD4 p10) NMOS : Vtn = 0,46 V k’n(W/L) = 175 µA/V2 Dessiner le schéma équivalent petits signaux de ce montage et calculer le gain en tension correspondant en fonction de gm1, r01 et r02. VDD VSG Mp1 v2 Mp2 i IREF ve VDD = 3,3 V Mn1 vs En supposant que Mn1 et Mp2 aient la même tension d'Early VA, exprimer Av en fonction de VA, (W/L)Mn1 et de IREF. Dimensionner le montage source commune afin d'obtenir un gain en tension de 40 dB. On impose une même longueur de grille L = 2 µm pour tous les transistor, cette longueur correspondant ( très approximativement ) à une tension d'Early VA de l'ordre de 20 V pour les PMOS et NMOS, une intensité IREF = 20 µA et une plage de fonctionnement symétrique pour vS. IV – Etages amplificateurs élémentaires 3 – Réponse en fréquence. a. Capacités internes. • effet capacitif de la grille • capacités liées aux jonctions PN substrat-source et substrat-drain (polarisées en inverse) 4 capacités à ajouter au modèle p.s. : Ggs, Cgd, Cdb, Csb Modèle p.s. HF simplifié (S et B directement reliés, Cdb négligé) : pour une analyse manuelle Cgd id G D vgs Cgs gm.vgs S r0 Cgd qqs fF Cgs qqs 10aines fF IV – Etages amplificateurs élémentaires b. Réponse en fréquence de l’amplificateur source commune. VDD RG1 VDD RD Cl2 Rg ie il Cl1 vl vg ve RG2 RS RL Cdec générateur charge Amplificateur source commune - capacités internes ⇒ chute du gain aux HF (i.e. coupure haute) Cgd "court-circuite" le transistor - capacités de découplage et de liaison ⇒ chute du gain aux BF (i.e. coupure basse) IV – Etages amplificateurs élémentaires b. Réponse en fréquence de l’amplificateur source commune. Av (dB) 3 dB fb fH • fréquence de coupure haute : fH = 1 2π [C gs + C gd (1 + g m ( r0 // RD // RL ))].( Rg // RG1 // RG 2 ) • fréquence de coupure basse : fb = gm 2π .Cdec f (Hz) Le MOSFET V – Interrupteur MOS. 1 – Introduction. VDD - vGS = 0 ⇒ vD = VDD RD MOS bloqué iD inverseur NMOS - vGS = VDD ⇒ vD ≈ 0 MOS passant (triode) vD vGS iD (mA) vGS=VDD vD (V) off VDD saturé triode MOS bloqué MOS passant droite de charge MOS passant MOS bloqué vGS=0 VDD vDS (V) vGS (V) 0 VDD V – Interrupteur MOS 2 – Inverseur logique CMOS (complementary MOS). • vE = 0 : VDD NMOS bloqué VDD (vGS=0) PMOS PMOS NMOS vE vS PMOS passant NMOS (vSG=VDD) vE = 0 vS = VDD NMOS PMOS V – Interrupteur MOS 2 – Inverseur logique CMOS (complementary MOS). • vE = VDD : VDD NMOS passant VDD (vGS=VDD) PMOS PMOS NMOS vE vS PMOS bloqué NMOS (vSG=0) vE = VDD vS = 0 NMOS PMOS V – Interrupteur MOS 2 – Inverseur logique CMOS (complementary MOS). Puissance consommée. En statique : VDD iDP = iDP = i = 0 PMOS PMOS iDP En dynamique : i iDN CL vE NMOS ⇒ pas de puissance consommée vS NMOS au moment du passage des MOS de l’état passant à l’état bloqué et inversement ils sont traversés par le courant de charge-décharge de CL ⇒ Dissipation de puissance par effet Joule (dans les MOS) Dissipation de puissance (dynamique) dans les circuits numériques : PD ∝ f .C LVDD 2 V – Interrupteur MOS 3 – Exemple - allumage d’une diode électroluminescente. Analyser qualitativement les graphes ID=28mA , VF=2v calculer RD RD D1(A) D1 LED-RED D1(K) 3 Q1(G) Q1(G) 2 1 Q1 VCC VN2222LL 5v
