Etude et modélisation d`un point mémoire eDRAM sans capacité, et

No d’ordre : 2005ISALxxxx
Année 2005
THÈSE
présentée
devant l’I NSTITUT N ATIONAL DES S CIENCES A PPLIQUÉES DE LYON
pour obtenir
LE GRADE DE DOCTEUR
É COLE DOCTORALE : É LECTRONIQUE É LECTROTECHNIQUE AUTOMATIQUE
F ORMATION DOCTORALE : C OMPOSANTS ET S YSTÈMES E LECTRIQUES
par
Pierre Malinge
Ingénieur ESEO, Angers
Etude et modélisation d’un point mémoire eDRAM sans capacité,
et conception de circuit mémoire haute densité
Soutenance prévue le : 06 Décembre 2005 devant la Commission d’examen
Jury :
J.P. Chante, Professeur des Universités (INSA Lyon)
O. Bonnaud, Professeur des Universités (Univ. Rennes-I) - rapporteur
G. Cambon, Professeur des Universités (Univ. Montpellier-II) - rapporteur
R. Fournel, Ingénieur (STMicroelectronics)
B. Allard, Maître de Conférences (INSA Lyon)
Cette thèse a été préparée au Centre de Génie Électrique de Lyon (CEGELY, UMR CNRS 5005) avec le financement de STMicroelectronics, Crolles
Résumé
Les systèmes-sur-puce représentent aujourd’hui un marché en pleine expansion. Ils embarquent
des fonctions sans cesse plus évoluées et gourmandes en ressource mémoire. La mémoire eDRAM,
composée d’un transistor d’accès et d’une capacité, est aujourd’hui la plus utilisée dans les SoC nécessitant une logique haute-performance et beaucoup de mémoire. Cependant, les fabricants font face
à des défis technologiques importants pour réduire la surface de ce point mémoire avec les technologies CMOS avancées (65nm et moins). De nouveaux diélectriques sont notamment nécessaires pour
réaliser le condensateur, et la conception du transistor d’accès se heurte à un courant de fuite de plus
en plus élevé. C’est dans ce cadre que le nouveau concept de mémoire DRAM sans capacité a été
proposé pour remplacer, à l’avenir, le point mémoire eDRAM standard. Son étude et son intégration
dans un circuit haute-densité constituent le sujet de cette thèse. Le principe de cette nouvelle mémoire
est de stocker une charge dans le substrat flottant d’un transistor. La fabrication de ce nouveau point
mémoire présente un faible coût et surtout, ne semble pas présenter de limites dues à la réduction de
ses dimensions. L’analyse du fonctionnement du point mémoire a permis de trouver des conditions
de fonctionnement performantes, permettant l’intégration de ce point mémoire dans une architecture
matricielle. Des architectures adaptées permettant une intégration plus dense encore que celle de la
mémoire eDRAM standard ont été proposées. Le concept présenté ici pourrait devenir la solution
eDRAM mémoire des futures technologies.
iv
R ÉSUMÉ
Summary
Today, Systems on Chip are always a fast growing market. They embed more and more complex
functions that require increasing memory capacity. The standard eDRAM memory cell, composed of
one access transistor and a storage capacitor, is the mostly used solution for SoC that need both high
performance logic, and large memory capacity. But manufacturers face a tremendous challenge to
shrink its area below 90nm technology node. New dielectrics are necessary for capacitor and access
transistor leakage becomes problematic. Then a new cell concept, using capacitor-less DRAM memory cell, was proposed to replace standard eDRAM. The analysis and the integration of this memory
point in high-density memory circuit are the topics of this thesis. The new memory effect principle is
to store an electrical charge in the floating body of a transistor. This new concept presents a process
low cost and does not seem having scale reduction limitations. Electrical analysis of this memory
cell enabled the use of new operating conditions that allow integration in matrix organization of the
memory point. New circuits architectures have been proposed, they enable denser circuits than traditional eDRAM. The concept presented here could become the eDRAM memory solution for next
technologies.
vi
S UMMARY
Table des matières
1 Introduction
1
2
La cellule mémoire 1T-DRAM sur silicium massif
3
1
Les systèmes-sur-puce et la mémoire embarquée . . . . . . . . . . . . . . . . . . . .
3
1.1
Les systèmes-sur-puce (SoC) . . . . . . . . . . . . . . . . . . . . . . . . . .
3
1.2
Principe des mémoires SRAM . . . . . . . . . . . . . . . . . . . . . . . . .
4
1.3
Principe des mémoires FLASH . . . . . . . . . . . . . . . . . . . . . . . .
5
1.4
Les mémoires DRAM embarquées . . . . . . . . . . . . . . . . . . . . . . .
6
Le concept de la mémoire 1T-DRAM (état de l’art) . . . . . . . . . . . . . . . . . .
9
2.1
Principe de l’effet mémoire . . . . . . . . . . . . . . . . . . . . . . . . . .
9
2.2
Stockage de la charge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9
2.3
Ecriture de l’état 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10
2.3.1
Ionisation par impact . . . . . . . . . . . . . . . . . . . . . . . .
11
2.3.2
Injection bande à bande de porteurs, GIDL . . . . . . . . . . . . .
14
2.3.3
Saturation de l’écriture . . . . . . . . . . . . . . . . . . . . . . .
15
2.3.4
Bilan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
Ecriture de l’état 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
16
2.4.1
Evacuation des charges par une diode . . . . . . . . . . . . . . . .
16
2.4.2
Evacuation des charges par pompage de charge . . . . . . . . . . .
16
2.5
Lecture de la donnée . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
2.6
Avantages pour la 1T-DRAM SOI . . . . . . . . . . . . . . . . . . . . . . .
18
Principe de la 1T-DRAM sur silicium massif . . . . . . . . . . . . . . . . . . . . . .
19
3.1
Principe de l’isolation électrique . . . . . . . . . . . . . . . . . . . . . . . .
19
3.2
Les modes de fonctionnement . . . . . . . . . . . . . . . . . . . . . . . . .
21
3.3
Intégration du point mémoire 1T-BULK . . . . . . . . . . . . . . . . . . . .
22
2
2.4
3
viii
TABLE DES MATIÈRES
3.4
4
Le point mémoire 1T-BULK . . . . . . . . . . . . . . . . . . . . . . . . . .
23
3.4.1
Oxyde de grille . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
3.4.2
Dimensions du transistor . . . . . . . . . . . . . . . . . . . . . .
24
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
3 Analyse comportementale de la cellule 1T-DRAM élémentaire
27
1
Approche de la modélisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
2
Description du point mémoire modélisé . . . . . . . . . . . . . . . . . . . . . . . .
29
3
Couplages capacitifs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
29
3.1
Calcul des couplages capacitifs . . . . . . . . . . . . . . . . . . . . . . . .
31
3.1.1
Réorganisation de la charge lors des changements de polarisation .
31
3.1.2
Algorithme de calcul du potentiel du substrat flottant . . . . . . . .
32
3.2
Modélisation de la charge stockée dans les zones de charge d’espace des diodes 32
3.3
Modélisation de la charge contrôlée par la grille en fonction de VGS . . . . .
3.4
Modélisation de la charge stockée dans les ZCE des jonctions de source et de
33
drain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
36
Simulation des régimes transitoires . . . . . . . . . . . . . . . . . . . . . . . . . . .
37
4.1
Algorithme de calcul des régimes transitoires . . . . . . . . . . . . . . . . .
38
4.2
Modélisation du courant de jonction PN . . . . . . . . . . . . . . . . . . . .
38
4.3
Modélisation du courant d’ionisation par impact . . . . . . . . . . . . . . .
40
Prise en compte de la température . . . . . . . . . . . . . . . . . . . . . . . . . . .
41
5.1
Calcul de Eg et ni en fonction de T . . . . . . . . . . . . . . . . . . . . . . .
42
5.2
Calcul de J0 en fonction de T . . . . . . . . . . . . . . . . . . . . . . . . . .
42
Simulations avec le modèle comportemental . . . . . . . . . . . . . . . . . . . . . .
43
6.1
Modèle électrique du point mémoire . . . . . . . . . . . . . . . . . . . . . .
43
6.2
Simulation de l’écriture . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
44
6.3
Simulation de l’effacement . . . . . . . . . . . . . . . . . . . . . . . . . . .
45
6.3.1
Etude de l’effacement en mode transitoire . . . . . . . . . . . . .
45
6.3.2
Polarisation d’effacement . . . . . . . . . . . . . . . . . . . . . .
46
Le potentiel de l’isolation N enterrée (niso) . . . . . . . . . . . . . . . . . .
47
7
Mécanismes de rétention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
47
8
Les transistors bipolaires parasites . . . . . . . . . . . . . . . . . . . . . . . . . . .
51
8.1
51
4
5
6
6.4
Les transistors bipolaires dans le point mémoire 1T-BULK . . . . . . . . . .
TABLE DES MATIÈRES
9
4
ix
8.2
Effets des transistors bipolaires lors de l’écriture . . . . . . . . . . . . . . .
52
8.3
Effets des transistors bipolaires lors de l’effacement . . . . . . . . . . . . . .
53
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
57
1
Structures d’évaluation du point mémoire 1T-BULK . . . . . . . . . . . . . . . . .
57
1.1
Le point mémoire avec un procédé de fabrication standard . . . . . . . . . .
58
1.1.1
Principe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
58
1.1.2
Limitations du procédé vis-à-vis de l’étude électrique . . . . . . .
59
Structures d’évaluation du procédé optimisé . . . . . . . . . . . . . . . . . .
60
1.2.1
Point mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . . .
60
1.2.2
Caractérisation du transistor du point mémoire . . . . . . . . . . .
61
1.2.3
Isolation latérale . . . . . . . . . . . . . . . . . . . . . . . . . . .
61
Bancs de test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
62
1.3.1
Banc de test statique . . . . . . . . . . . . . . . . . . . . . . . . .
62
1.3.2
Banc de test dynamique . . . . . . . . . . . . . . . . . . . . . . .
62
1.3.3
Circuit de test digital . . . . . . . . . . . . . . . . . . . . . . . .
63
1.4
Circuits mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
64
1.5
Structures de test fabriquées . . . . . . . . . . . . . . . . . . . . . . . . . .
65
Caractérisations du point mémoire élémentaire . . . . . . . . . . . . . . . . . . . .
65
2.1
L’effet Kink . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
65
2.2
L’effet mémoire et la rétention . . . . . . . . . . . . . . . . . . . . . . . . .
67
2.2.1
Rétention à 25o C avec des longueurs de grille importantes . . . . .
68
2.2.2
Rétention à 25o avec des longueurs de grille faibles . . . . . . . .
68
2.2.3
Rétention en fonction de la température . . . . . . . . . . . . . . .
69
La vitesse d’écriture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
70
Intégration matricielle du point mémoire . . . . . . . . . . . . . . . . . . . . . . . .
72
3.1
La matrice mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
72
3.2
Les perturbations électriques . . . . . . . . . . . . . . . . . . . . . . . . . .
74
3.3
Effacement parasite d’un point mémoire écrit . . . . . . . . . . . . . . . . .
74
3.3.1
Effacement par les courants de diode . . . . . . . . . . . . . . . .
75
3.3.2
Effacement par le pompage de charge . . . . . . . . . . . . . . . .
76
Ecriture parasite d’un point mémoire effacé . . . . . . . . . . . . . . . . . .
77
1.2
1.3
2
2.3
3
3.4
x
TABLE DES MATIÈRES
4
5
3.5
Perturbations par effet de voisinage . . . . . . . . . . . . . . . . . . . . . .
78
3.6
La dispersion des performances . . . . . . . . . . . . . . . . . . . . . . . .
80
3.6.1
Dispersion du courant de lecture . . . . . . . . . . . . . . . . . .
80
3.6.2
Dispersion de la vitesse d’écriture . . . . . . . . . . . . . . . . . .
82
Un nouveau point de fonctionnement . . . . . . . . . . . . . . . . . . . . . . . . . .
83
4.1
Nouvelles conditions de rétention . . . . . . . . . . . . . . . . . . . . . . .
83
4.2
Réduction de l’effacement parasite par fuite de jonction . . . . . . . . . . .
83
4.3
Amélioration des conditions de rétention . . . . . . . . . . . . . . . . . . .
84
4.4
Augmentation de l’efficacité de l’effacement . . . . . . . . . . . . . . . . .
84
4.5
Réduction du pompage de charge . . . . . . . . . . . . . . . . . . . . . . .
85
4.6
Bilan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
86
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
87
5 Intégration dans une matrice de grande capacité
1
Mise en matrice du point mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . .
89
1.1
Cahier des charges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
89
1.1.1
Points de fonctionnement . . . . . . . . . . . . . . . . . . . . . .
89
1.1.2
Organisation matricielle des bits . . . . . . . . . . . . . . . . . .
90
Résolution de la sélectivité de l’effacement . . . . . . . . . . . . . . . . . .
91
1.2.1
Principe de la SL locale . . . . . . . . . . . . . . . . . . . . . . .
91
1.2.2
Réalisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
92
Caractéristiques électriques du plan mémoire . . . . . . . . . . . . . . . . .
94
1.3.1
Capacités parasites d’un point mémoire . . . . . . . . . . . . . . .
94
1.3.2
Capacités parasites des interconnexions . . . . . . . . . . . . . . .
95
1.3.3
Bilan de la charge capacitive des différentes lignes d’une matrice
1.2
1.3
2
89
mémoire complète . . . . . . . . . . . . . . . . . . . . . . . . . .
97
1.3.4
Résistance électrique des connexions de la matrice . . . . . . . . .
97
1.3.5
Consommation électrique de la matrice mémoire . . . . . . . . . .
98
Une approche de type FLASH . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
99
2.1
2.2
Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
2.1.1
Architecture générale . . . . . . . . . . . . . . . . . . . . . . . . 100
2.1.2
Sélection des colonnes . . . . . . . . . . . . . . . . . . . . . . . . 101
Circuit de lecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
TABLE DES MATIÈRES
3
4
6
xi
2.2.1
Cellules de référence . . . . . . . . . . . . . . . . . . . . . . . . 103
2.2.2
Principe de fonctionnement de la lecture en courant . . . . . . . . 103
2.2.3
Charge et régulation du potentiel de la BL . . . . . . . . . . . . . 106
2.2.4
Propagation de la référence . . . . . . . . . . . . . . . . . . . . . 109
2.2.5
Amplification en tension . . . . . . . . . . . . . . . . . . . . . . . 112
2.2.6
Validation par la mesure . . . . . . . . . . . . . . . . . . . . . . . 114
2.3
Réalisation de la mémoire de 8Mb . . . . . . . . . . . . . . . . . . . . . . . 117
2.4
Bilan du circuit mémoire de 8Mbit . . . . . . . . . . . . . . . . . . . . . . . 120
Architecture de type DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
3.1
Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
3.2
Nouveau système de référence . . . . . . . . . . . . . . . . . . . . . . . . . 122
3.3
Circuit de lecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
3.3.1
Architecture globale du circuit de lecture . . . . . . . . . . . . . . 124
3.3.2
Charge de la BL . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
3.3.3
Diminution du temps de lecture . . . . . . . . . . . . . . . . . . . 125
3.3.4
Gestion de l’écriture . . . . . . . . . . . . . . . . . . . . . . . . . 127
3.4
Dimension des plans mémoire . . . . . . . . . . . . . . . . . . . . . . . . . 127
3.5
Estimation de la densité d’une mémoire 1T-BULK . . . . . . . . . . . . . . 128
Bilan et perspectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Etude de la mémoire eDRAM sans capacité sur un substrat SOI
131
1
Les substrats SOI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
2
Simulation par un modèle compact . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
3
4
2.1
Le modèle BSIM3-SOI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
2.2
Dispositif simulé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
2.3
Evaluation de l’effacement . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Mise en oeuvre d’un modèle analytique . . . . . . . . . . . . . . . . . . . . . . . . 136
3.1
Point mémoire modélisé . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
3.2
Modélisation de la jonction semi-conducteur/isolant/semi-conducteur . . . . 136
3.2.1
Modélisation analytique . . . . . . . . . . . . . . . . . . . . . . . 136
3.2.2
Modélisation électrique 2D avec le logiciel ISE-Dessis . . . . . . 140
3.2.3
Approximation de la jonction par une capacité idéale . . . . . . . 141
Simulation comportementale des performances du point mémoire 1T-DRAM-SOI . . 142
xii
TABLE DES MATIÈRES
4.1
Simulation du transistor standard . . . . . . . . . . . . . . . . . . . . . . . 142
4.2
Influence des caractéristiques du substrat . . . . . . . . . . . . . . . . . . . 143
4.3
5
7
Diminution de l’épaisseur de l’oxyde enterré . . . . . . . . . . . . 143
4.2.2
Diminution de l’épaisseur du film de silicium . . . . . . . . . . . 144
Bilan de l’utilisation d’un substrat PD-SOI . . . . . . . . . . . . . . . . . . 145
Evolution du point mémoire vers le SOI complètement déserté . . . . . . . . . . . . 146
5.1
6
4.2.1
Effet d’histoire avec un substrat FD-SOI dopé P . . . . . . . . . . . . . . . . 146
5.1.1
Stockage d’une charge positive dans le substrat . . . . . . . . . . . 146
5.1.2
Stockage d’une charge négative dans le substrat . . . . . . . . . . 146
5.2
Fonctionnement du point mémoire FD-SOI . . . . . . . . . . . . . . . . . . 147
5.3
Les transistors à double grille . . . . . . . . . . . . . . . . . . . . . . . . . 149
Nouvelles solutions technologiques . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.1
Principe de fonctionnement du nouveau composant . . . . . . . . . . . . . . 152
6.2
Méthodes de réalisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
6.3
Simulations analytiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
6.4
Intégration matricielle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.5
Bilan à propos du point mémoire dissymétrique . . . . . . . . . . . . . . . . 156
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
7 Conclusion générale
159
Table des figures
2.1
Principe des systèmes sur puce . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4
2.2
Schéma typique d’un point mémoire SRAM . . . . . . . . . . . . . . . . . . . . . .
4
2.3
Schéma typique d’un point mémoire FLASH . . . . . . . . . . . . . . . . . . . . .
5
2.4
Utilisation des eDRAM dans les applications modernes [56] . . . . . . . . . . . . .
6
2.5
Schéma d’un point mémoire DRAM 1T1C . . . . . . . . . . . . . . . . . . . . . . .
7
2.6
Lecture de la donnée stockée dans un point mémoire DRAM 1T1C . . . . . . . . . .
7
2.7
Deux types de réalisation de points mémoire eDRAM . . . . . . . . . . . . . . . . .
8
2.8
Vue en coupe d’un transistor NMOSFET sur un substrat SOI . . . . . . . . . . . . .
9
2.9
Stockage de charge dans les deux états mémoire possibles . . . . . . . . . . . . . .
10
2.10 Ajout d’une électrode de couplage supplémentaire pour augmenter le stockage de
charge et l’efficacité des opérations d’écriture et d’effacement [39] . . . . . . . . . .
11
2.11 Méthodes d’écriture pour un transistor NMOS SOI-PD . . . . . . . . . . . . . . . .
11
2.12 Principe de l’ionisation par impact dans le cas d’un NMOS . . . . . . . . . . . . . .
12
2.13 Simulations Eldor du courant de substrat d’un NMOS . . . . . . . . . . . . . . . .
13
2.14 GIDL dans un NMOS et mécanisme du courant tunnel bande à bande . . . . . . . .
15
2.15 Circuit équivalent du mécanisme de saturation de l’écriture . . . . . . . . . . . . . .
15
2.16 Méthodes d’effacement pour un transistor NMOS SOI-PD . . . . . . . . . . . . . .
16
2.17 Pompage de charge à deux états : Intensité du courant de pompage en fonction de
la position du signal de grille par rapport à la tension de bande plate (VFB ) et à la
tension de seuil (VT ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
2.18 Courants typiques de drain Id en fonction de VG pour deux états différents . . . . . .
18
2.19 Solution d’intégration matricielle de la 1T-DRAM-SOI . . . . . . . . . . . . . . . .
19
2.20 Solutions d’isolation du substrat bulk avec la couche enterrée N standard . . . . . . .
20
2.21 Transistor NMOS avec un caisson isolé par une implantation NISO remontée . . . .
21
xiv
TABLE DES FIGURES
2.22 Simulation de la modulation des ZCE entre les états 1 et 0 pour le dispositif décrit
plus loin figure 3.3 (ISE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
2.23 Intégration matricielle du point mémoire 1T-BULK . . . . . . . . . . . . . . . . . .
22
2.24 Vue du dessus d’un point mémoire et de son voisinage . . . . . . . . . . . . . . . .
24
3.1
Modélisation électrique simple du point mémoire 1T-BULK . . . . . . . . . . . . .
28
3.2
Couplages capacitifs lors de la transition entre les différents modes de fonctionnement
du point mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
29
3.3
Description du point mémoire modélisé . . . . . . . . . . . . . . . . . . . . . . . .
30
3.4
Couplages capacitifs au sein du point mémoire 1T-BULK . . . . . . . . . . . . . . .
31
3.5
Algorithme de calcul des couplages capacitifs sur le substrat flottant . . . . . . . . .
32
3.6
Schéma d’école d’une jonction PN idéale . . . . . . . . . . . . . . . . . . . . . . .
33
3.7
Charge contrôlée par la grille en fonction du potentiel de surface ψS à l’interface
oxyde-silicium (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8
3.9
35
Déplacement des charges dans un MOSFET lors de la mise en place d’un régime de
polarisation de la grille . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
Vue en coupe de la capacité de grille . . . . . . . . . . . . . . . . . . . . . . . . . .
36
3.10 Evolution de la charge contrôlée par la grille et potentiel de surface ψS en fonction de
VGS et VBS (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
36
3.11 Partage de charge entre la grille, la source et le drain . . . . . . . . . . . . . . . . .
37
3.12 Algorithme de simulation en transitoire du point mémoire . . . . . . . . . . . . . . .
38
3.13 Courbe typique du courant au travers d’une jonction PN (J0 =1.10−5 A.m−2 , Sj =1µm2
et τgr =0,1µs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
39
3.14 Comparaison modèle - mesures (à 25o C) . . . . . . . . . . . . . . . . . . . . . . . .
40
3.15 Comparaison de la valeur du coefficient (M-1) simulé avec celle mesurée sur un transistor NMOS L=0,1µm et W=0,22µm- Ei =1V−1 et Fi =10V . . . . . . . . . . . . .
41
3.16 Schéma électrique du modèle analytique . . . . . . . . . . . . . . . . . . . . . . . .
43
3.17 Variation de la marge d’écriture en fonction de la tension d’écriture - conditions
d’écriture : VS =0V, Vniso =0,1V et VG =1,2V pendant 5ns - conditions de rétention : VS =VD =VG =0V et Vniso =0,1V (MATLAB) . . . . . . . . . . . . . . . . .
44
3.18 Simulation de l’opération d’écriture en transitoire (MATLAB) . . . . . . . . . . . .
45
3.19 Modélisation de l’effacement du point mémoire 1T-BULK (MATLAB) . . . . . . . .
46
TABLE DES FIGURES
xv
3.20 Variation du niveau de l’état effacé en fonction du potentiel de la source lors de l’effacement - conditions d’effacement : VG =VS , VD =0V et Vniso =0,1V pendant 5ns conditions de rétention : VS =VD =VG =0V et Vniso =0,1V (MATLAB) . . . . . . .
47
3.21 Variation de la marge totale en fonction du potentiel Vniso - conditions d’écriture :
source à 0V, drain à 2V, grille à 1,2V durée : 5ns - conditions d’effacement : grille et
source à -1,2V et drain à 0V, durée : 5ns - conditions de la rétention : tout à 0V sauf
le niso (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
48
3.22 Simulation électrique 2D en condition de rétention : taux de recombinaison (ISE) . .
49
3.23 Circuit équivalent du point mémoire 1T-BULK pendant la phase de rétention . . . .
49
3.24 Evolution du potentiel de substrat d’un point mémoire 1T-BULK en rétention à 25◦ C
avec VS =VD =VG =0V et Vniso =0V pour différentes valeurs initiales de VB (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
50
3.25 Transistors bipolaire parasites du point mémoire 1T-BULK . . . . . . . . . . . . . .
51
3.26 Circuit équivalent du transistor bipolaire suivant une version simplifiée du modèle
d’Ebers-Moll [49] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
52
3.27 Caractéristiques mesurées du transistor bipolaire vertical BIP1 à 25o C sur un point
mémoire en technologie CMOS 90nm . . . . . . . . . . . . . . . . . . . . . . . . .
53
3.28 Transistors bipolaires actifs pendant la phase d’écriture . . . . . . . . . . . . . . . .
53
3.29 Modélisation de l’écriture du point mémoire 1T-BULK en prenant en compte les transistors bipolaires avec différents gains : β=0 ; 2 ; et 10 ; (M-1)=0,01 (MATLAB) . . .
54
3.30 Transistors bipolaires actifs pendant la phase d’effacement . . . . . . . . . . . . . .
55
3.31 Modélisation de l’effacement du point mémoire 1T-BULK en prenant en compte le
transistor bipolaire BIP2 avec différents gain : β=0 ; 2,5 ; et 10 (MATLAB) . . . . .
55
4.1
Point mémoire avec une isolation standard . . . . . . . . . . . . . . . . . . . . . . .
58
4.2
Simulation d’un cycle écriture/effacement avec une isolation standard et une optimisée (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
60
4.3
Le point mémoire optimisé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
60
4.4
Structure de caractérisation du transistor du point mémoire avec la prise substrat collée à la source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
61
4.5
Vue en coupe de la structure d’évaluation de l’isolation N enterrée . . . . . . . . . .
62
4.6
Schéma de principe du banc de test dynamique . . . . . . . . . . . . . . . . . . . .
63
4.7
Cicruit de caractérisation dynamique du point mémoire . . . . . . . . . . . . . . . .
63
xvi
TABLE DES FIGURES
4.8
Schéma bloc du circuit mémoire de 1Kb réalisé en CMOS 90nm avec le procédé
CMOS standard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.9
64
Circuits de caractérisation réalisés : l’emplacement des circuits correspondent aux
dates de conception et le bout des flèches à celles de sortie d’usine . . . . . . . . . .
65
4.10 Mise en évidence de l’effet Kink sur un transistor NMOS avec une isolation standard
- W=0,4µm, L=0,28µm, tox =65Å, VG =1V, VS =0V, et Vniso =0,4V - 10 transistors
en parallèle - temps d’intégration : 80µs par point . . . . . . . . . . . . . . . . . . .
66
4.11 Mise en évidence de l’effet Kink sur un transistor NMOS avec une isolation optimisée
- W=0,4µm, L=0,28µm, tox =30Å, VG =0,8V, VS =0V, et Vniso =0,6V - 10 transistors
en parallèle - temps d’intégration : 80µs par point . . . . . . . . . . . . . . . . . . .
67
4.12 Mesure de la caractéristique en rétention de points mémoire 1T-BULK pour différentes longueurs de grille à 25o C - W=0,3µm, tox =65Å procédé CMOS 0,13µm . . .
68
4.13 Mesure de la caractéristique en rétention de points mémoire 1T-BULK avec L=80nm
et L=180nm et W=0,2µm à 25o C et à85o C - procédé CMOS 90nm . . . . . . . . . .
69
4.14 Simulation des effets de la température (MATLAB) . . . . . . . . . . . . . . . . . .
70
4.15 Mesure de la vitesse d’écriture et de l’impact de la taille de l’isolation standard
pour différentes valeurs de VDS et avec VGS =1,2V - transistor NMOS L=0,35µm
W=0,3µm, tox =65Å- procédé CMOS 0,13µm . . . . . . . . . . . . . . . . . . . . .
71
4.16 Mise en matrice du point mémoire 1T-BULK . . . . . . . . . . . . . . . . . . . . .
72
4.17 Sélectivité des opérations d’écriture et d’effacement . . . . . . . . . . . . . . . . . .
73
4.18 Perturbations électriques induites lors de l’écriture d’un point mémoire . . . . . . . .
74
4.19 Effacement parasite dû à la perturbation d’écriture (10% du temps) sur un point mémoire (L=180nm) à 85o C - conditions de perturbation : VD =2V VS =0V et VG =0V
75
4.20 Mesure de l’effacement par pompage de charge sur la grille - NMOS L=0,35µm,
W=0,3µm, et tox =65Å procédé CMOS 0,13µm . . . . . . . . . . . . . . . . . . . .
4.21 Courants de substrat IB mesurés sur des transistors NMOS en fonction de VGS
. . .
76
77
4.22 Mesure d’une perturbation d’écriture sur le drain (VD =1,4V) sur un point mémoire
à canal court (L=80nm) à 85o C - temps de perturbation égal à 1/10ième du temps de
rétention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
78
4.23 Caractéristique de l’isolation entre cellules voisines à 25o C - VBb =0V et LST I =140nm
79
4.24 Transistors bipolaires PNP parasites formés entre points mémoire voisins . . . . . .
79
4.25 Mesure du gain du transistor PNP pour deux largeur de STI à 25o C et avec VBC =0V
80
TABLE DES FIGURES
4.26 Plan schématique de la disposition des circuits testés sur la plaque . . . . . . . . . .
xvii
81
4.27 Mesure des courants de lecture aux états 0 et 1 pour deux puces et pour 9 puces voisines 81
4.28 Caractéristique du courant de lecture en fonction du temps d’écriture pour les 3
meilleurs et les 3 pires échantillons parmi 1024 bits . . . . . . . . . . . . . . . . . .
82
4.29 Diminution de l’effacement parasite avec les nouvelles conditions de polarisation en
rétention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
84
4.30 Comparaison des conditions d’effacement avec VD =0V et VD =1V=Potentiel de
rétention (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
85
4.31 Simulation de la ouvelle méthode d’effacement sans pompage de charge : VS =-0,6V
et VG =0V (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
86
4.32 Circuit d’évaluation du nouveau point de fonctionnement . . . . . . . . . . . . . . .
87
5.1
Organisation classique d’un plan mémoire . . . . . . . . . . . . . . . . . . . . . . .
90
5.2
Intégration d’une SL locale à l’architecture d’un mot . . . . . . . . . . . . . . . . .
91
5.3
Effacement d’un mot dans un plan mémoire . . . . . . . . . . . . . . . . . . . . . .
92
5.4
Schéma électrique d’un sélecteur de LSL . . . . . . . . . . . . . . . . . . . . . . .
92
5.5
Circuit équivalent à la SL lors de l’écriture . . . . . . . . . . . . . . . . . . . . . . .
93
5.6
Capacités parasites d’un point mémoires 1T-BULK . . . . . . . . . . . . . . . . . .
94
5.7
Intégration matricielle du point mémoire et des sélecteurs de SL . . . . . . . . . . .
95
5.8
Capacités parasites entre les différentes connexions (métal 1 à métal 3 et polysilicium) 96
5.9
Schéma électrique équivalent avec prise en compte simplifiée des couplages des lignes
de connexion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
96
5.10 Architecture de mémoire avec multiplexage des BL . . . . . . . . . . . . . . . . . . 101
5.11 Conditions de lecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
5.12 Cellules de références dans un mot de 32 bits . . . . . . . . . . . . . . . . . . . . . 103
5.13 Intégration d’une différence de courant sur un noeud capacitif . . . . . . . . . . . . 104
5.14 Schéma de principe de la régulation en tension de la BL . . . . . . . . . . . . . . . . 104
5.15 Mise en place du noeud d’intégration de la différence de courant . . . . . . . . . . . 105
5.16 Génération de la référence avec deux cellules de référence . . . . . . . . . . . . . . 105
5.17 Circuit de lecture en courant complet . . . . . . . . . . . . . . . . . . . . . . . . . . 106
5.18 Schéma de la régulation du potentiel de BL contrôlée par un inverseur . . . . . . . . 106
5.19 Caractéristique Ve=f(Vs) simulée de l’inverseur de la boucle de régulation Ln=0,3µm,
Ln+/-10%, Wn=3µm, Lp=0,3µm, et Wp=0,3µm (Eldo) . . . . . . . . . . . . . . . . 107
xviii
TABLE DES FIGURES
5.20 Répartition des courants lors de l’étape de polarisation de la BL . . . . . . . . . . . 108
5.21 Circuit de charge rapide de la BL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
5.22 Comparaison du temps de charge de la BL avec ou sans le circuit de charge rapide . . 109
5.23 Augmentation du délai de propagation dans les miroirs de courant due à une capacité
parasite importante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
5.24 Ajout d’un suiveur de tension pour compenser la capacité parasite du noeud de référence111
5.25 Accélération de la propagation de la référence grâce un amplificateur opérationnel à
capacité miller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
5.26 Amplificateur différentiel de tension avec gachette de déclenchement (signal validation)113
5.27 Simulation Eldo du circuit de lecture complet (CBL =400fF, I0 =16µA, et I1 =20µA) . 114
5.28 Simulation Eldo du circuit de lecture complet pour toutes les combinaisons de déviation du procédé de fabrication (corner), de température (-40, 27 et 85o C), et de tension
d’alimentation (1,2V +/-10%) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
5.29 Schéma électrique du dispositif d’évaluation du circuit de lecture . . . . . . . . . . . 115
5.30 Mesure du potentiel de régulation de la BL . . . . . . . . . . . . . . . . . . . . . . . 116
5.31 Marge de lecture mesurée en fonction du temps de lecture et de la température . . . . 116
5.32 Vue du dessin (layout) d’un bloc de 1Mbit du circuit mémoire de 8Mbit . . . . . . . 117
5.33 Micrographie du circuit mémoire de 8Mb . . . . . . . . . . . . . . . . . . . . . . . 118
5.34 Mesure des erreurs de lecture sur un bloc de 1Mbit . . . . . . . . . . . . . . . . . . 119
5.35 Mesure de la rétention sur 4096 points mémoire à 25o C . . . . . . . . . . . . . . . . 119
5.36 Les deux grandes familles d’architecture de DRAM . . . . . . . . . . . . . . . . . . 121
5.37 Nouvelle architecture de mémoire 1T-BULK avec une architecture à BL déployées . 121
5.38 Dispersion des courants de lecture estimée par la méthode de Monte Carlo avec σ=5
123
5.39 Schéma type du circuit de lecture avec une architecture avec les BL déployées . . . . 124
5.40 Simulation de la nouvelle architecture de circuit de lecture avec la technologie 65nm
- I0 =6µA et I1 =8µA, CBL =120fF . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
5.41 Diminution du temps de lecture à chaque nouvelle technologie . . . . . . . . . . . . 126
5.42 Circuit de contrôle du potentiel de BL - gestion de l’écriture . . . . . . . . . . . . . 127
6.1
Vue en coupe schématique de transistors NMOS réalisés sur substrat SOI . . . . . . 132
6.2
Evolution typique du potentiel de substrat lors de l’effacement . . . . . . . . . . . . 134
6.3
Simulation de l’effacement du point mémoire - NMOS PD-SOI W=0,22µm et L=0,13µm
(Eldo) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
TABLE DES FIGURES
xix
6.4
Description du point mémoire modélisé en SOI (dopage en cm−3 ) . . . . . . . . . . 136
6.5
Vue en coupe de l’oxyde enterré sous le substrat flottant d’un NMOS PD-SOI . . . . 137
6.6
Potentiels de surface ψSbg et ψSsub et capacité relative de la capacité SIS pour deux
types de dopage du substrat (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . 139
6.7
Valeur relative de la capacité SIS lorsque Vsub varie rapidement (>500Hz) / substrat
flottant dopé P à 1018 cm−3 , tbox =250Å et substrat dopé P ou N à 1015 cm−3 (MATLAB)140
6.8
Simulations 2D réalisée avec ISE du transistor SOI avec une épaisseur tbox de l’oxyde
enterré de 25nm et une épaisseur du film de silicium tSi de 70nm . . . . . . . . . . . 141
6.9
Capacité relative de la jonction SIS pour différentes épaisseur tbox d’oxyde enterré :
250, 1000, et 4000Å (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
6.10 Simulation du point mémoire SOI avec un cycle d’écriture de 8ns et un cycle d’effacement de 10ns (MATLAB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
6.11 Simulation du potentiel de substrat VB du point mémoire SOI en rétention (VS =VD
=VG =0V) avec un cycle d’écriture de 8ns et un cycle d’effacement de 10ns (MATLAB)144
6.12 Simulation du potentiel de substrat VB du point mémoire SOI en rétention (VS =VD
=VG =0V) avec un cycle d’écriture de 8ns et un cycle d’effacement de 10ns (MATLAB)145
6.13 Simulation du potentiel électrostatique à l’équilibre thermodynamique du substrat
flottant au niveau de l’oxyde enterré d’un NMOS FD-SOI : L=180nm, tbox =25nm, tSi
=50nm, et dopage du substrat flottant de type P à 1017 cm−3 ; VS =VD =VG =0V(ISE) 147
6.14 Simulation des zones de charge d’espace dans un transistor NMOS FD-SOI à l’équilibre thermodynamique avec VS =VD =VG =0V pour deux potentiels de substrat différents (ISE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
6.15 Simulation de l’écriture et de l’effacement du point mémoire FD-SOI (ISE) . . . . . 148
6.16 Potentiel électrostatique du substrat au niveau de l’oxyde enterré après l’écriture et
après l’effacement du point mémoire FD-SOI (ISE) . . . . . . . . . . . . . . . . . . 149
6.17 Vue en coupe schématique d’un transistor NMOS SOI à double grille . . . . . . . . 149
6.18 Potentiel électrostatique du substrat au niveau de l’oxyde enterré après l’écriture et
après l’effacement du point mémoire DG-NMOS (ISE) . . . . . . . . . . . . . . . . 150
6.19 Vue en coupe par microscopie électronique en transmission (MET) du transistor FDSOI caractérisé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.20 Mesure du temps de rétention des états 1 et 0 . . . . . . . . . . . . . . . . . . . . . 152
6.21 Vue de dessus d’un transistor NMOS standard . . . . . . . . . . . . . . . . . . . . . 153
6.22 Vue de dessus de deux nouvelles géométries de point mémoire 1T-DRAM-SOI . . . 153
xx
TABLE DES FIGURES
6.23 Simulation de l’augmentation de la taille de la source par rapport au drain - VG =VD
=VS =0V - L=180nm tSi =70nm et tbox =140nm (MATLAB) . . . . . . . . . . . . . 154
6.24 Matrices de 4 points mémoire dissymétriques . . . . . . . . . . . . . . . . . . . . . 155
6.25 Simulation de l’augmentation de la taille de la source par rapport au drain et de l’influence de ce paramètre sur la sensibilité aux perturbations d’effacement - VG =-1,2V,
VS =VD =0V - L=180nm tSi =70nm et tbox =140nm (MATLAB) . . . . . . . . . . . 156
6.26 Intégration matricielle de la cellule 1T-DRAM-SOI dissymétrique avec un substrat en T157
Liste des tableaux
2.1
Différents types de mémoires pouvant être embarquées . . . . . . . . . . . . . . . .
2.2
Points de fonctionnement proposés pour la 1T-BULK (W=0,3µm L=0,35µm et tox =
4
65Å) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
2.3
Evolution de l’épaisseur de l’oxyde mince (transistors basse consommation) [1] . . .
23
2.4
Oxydes épais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
2.5
Dimensions des points mémoire eDRAM et 1T-BULK . . . . . . . . . . . . . . . .
25
3.1
Conditions de polarisation utilisées pour simuler l’écriture . . . . . . . . . . . . . .
44
3.2
Conditions de polarisation utilisées pour simuler l’effacement . . . . . . . . . . . . .
46
4.1
Paramètres de la jonction niso utilisés pour la simulation comparative . . . . . . . .
59
4.2
Récapitulatif des tailles des dispositifs testés . . . . . . . . . . . . . . . . . . . . . .
71
4.3
Temps d’écriture extrapolés pour le dispositif optimisé . . . . . . . . . . . . . . . .
71
4.4
Points de fonctionnement du point mémoire 1T-BULK . . . . . . . . . . . . . . . .
74
4.5
Points de fonctionnement du point mémoire 1T-BULK (Vniso =1V) . . . . . . . . .
83
4.6
Régimes de polarisation d’une grille d’un point mémoire non sélectionné . . . . . .
85
4.7
Nouvelle méthode d’effacement pour limiter au maximum le pompage de charge . .
85
4.8
Points de fonctionnement optimisé du point mémoire 1T-BULK (Vniso =1V) . . . . .
87
5.1
Points de fonctionnement des opérations élémentaires avec le procédé CMOS 90nm .
90
5.2
Polarisations du sélecteur de SL . . . . . . . . . . . . . . . . . . . . . . . . . . . .
93
5.3
Valeur des capacités parasites d’un point mémoire (W=160nm, L=180nm, et tox =50Å
- procédé CMOS 90nm) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4
95
Valeur des capacités d’interconnexion pour un mot de 32 bits avec son sélecteur de
SL (procédé CMOS 90nm) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
97
xxii
5.5
L ISTE
DES TABLEAUX
Valeurs des capacités parasites des différents accès à la matrice mémoire (cumul de
la capacité de jonction et d’interconnexion) . . . . . . . . . . . . . . . . . . . . . .
97
5.6
Points de fonctionnement des opérations considérées pour le calcul de la consommation 98
5.7
Points de fonctionnement des opérations de base utilisés pour l’approche de type
FLASH développée avec le procédé CMOS 0,13µm . . . . . . . . . . . . . . . . . . 100
5.8
Estimation de la densité de différentes solutions de circuit mémoire . . . . . . . . . . 128
6.1
Points de fonctionnement typique utilisé en PD-SOI et évalués avec le FD-SOI . . . 147
6.2
Points de fonctionnement utilisé pour des mesures avec un DG-NMOS . . . . . . . . 151
Glossaire
β : gain d’un transistor bipolaire
BL : Bit Line. C’est une ligne métalique qui connecte entre elles les drains des points mémoire disposés sur une même colonne.
BTBT : Band To Band Tunneling : courant tunnel bande à bande dans une jonction PN
Bulk : Nom anglais donné à la technologie CMOS sur silicium massif. C’est également le nom que
l’on donne au substrat d’un transistor pour le différencier du substrat du circuit
Cox : Capacité surfacique de l’oxyde de grille (=εSiO2 /tox en F.m−2 )
DIBL : Drain Induced Barrier Lowering
DRAM : Dynamic Random Acces Memory : Mémoire dynamique à accès aléatoire
ε0 :Permitivité du vide (=8,854.10−12 F.m−1 )
εSi :Permitivité du silicium (=11,9ε0 F.m−1 )
εSiO2 :Permitivité de l’oxyde de silicium SiO2 (=3,9ε0 F.m−1 )
eDRAM : embedded Dynamic Random Acces Memory : Mémoire dynamique à accès aléatoire embarquée
Eg : Energie de gap (≃1,17eV pour le silicium à 0K)
φF : Potentiel de Fermi (=UT .ln(Na /ni ) ou =UT .ln(Nd /ni ) en V)
Φms : Différence du travail de sortie entre un métal et un semiconducteur (en V)
GIDL : Gate Induced Drain Leakage / Fuite du drain induit par la grille
GL : Gate Line. C’est une ligne métalique qui connecte entre elles les grilles des points mémoire
disposés sur une même ligne.
ID : Courant de drain d’un transistor (en A)
Iii : Courants d’ionisation par impact (en A)
J0 : Densité de courant d’obscurité d’une jonction PN (en A.m−2 )
k : Contante de Boltzmann (=1,381.10−23 J.K−1 )
Kbit : kilobit (=210 =1024 bits)
xxiv
G LOSSAIRE
L : Longueur du canal d’un MOSFET (en m)
Mbit : mégabit (=220 =1024Kbit=1048576 bits)
MIS (structure) : Structure Métal Isolant Semi-conducteur, qualifie souvent l’interface grille-substrat
MRAM : Magnetoresistive Random Acces Memory : Mémoire magnéto-résitive à accès aléatoire
Na : Densité d’impureté de type accepteur (P) (en m−3 )
Nd : Densité d’impureté de type donneur (N) (en m−3 )
ni : Densité intrinsèque de porteurs du silicium (à 300K ni =1,054.1016 m−3 )
Niso : N isolation : Couche enterrée dopée N servant à isoler le bulk des NMOS du substrat
np : densité d’électron dans un semi-conducteur de type P (en m−3 )
pp : densité de trou dans un semi-conducteur de type P (en m−3 )
ψS : Potentiel de surface à l’interface oxyde-silicium d’un MOSFET ou d’une capacité MOS (en V)
q : Charge élémentaire (=1,6.10−19 C)
SIS (Structure) : Structure Semi-conducteur Isolant Semi-conducteur, présente entre le substrat flottant et le substrat d’un transistor en technologie SOI
SL : Source Line. C’est une ligne métalique qui connecte entre elles les sources des points mémoire
disposés sur une même ligne.
SoC : System on Chip : Système-sur-puce
SOI : Silicon On Insulator - technologie utilisant des plaques avec un film de silicium sur isolant
SRAM : Static Random Acces Memory : Mémoire statique à accès aléatoire
STI : Shalow Trench Insulation : ce sont les tranchées d’isolation latérale entre les différents composants d’un circuit
T : Température (en K)
τgr : durée de vie effective de génération-recombinaison (en s)
τr : Temps de relaxation diélectrique (en s)
tbox : Epaisseur de de l’oxyde enterré d’un substrat SOI (en m)
tox : Epaisseur de l’oxyde de grille (en m)
tSi : Epaisseur du film de silicium actif d’un substrat SOI (en m)
UT : Potentiel thermique (=(k.T)/q en V)
Vbi : Potentiel interne d’une jonction PN à l’équilibre thermodynamique (en V)
W : Largeur du canal d’un MOSFET (en m)
WL : Word Line. C’est une ligne qui connecte les points mémoire d’un même mot pour en valider
l’accès
ZCE : Zone de Charge d’Espace
G LOSSAIRE
xxv
xxvi
G LOSSAIRE
Chapitre 1
Introduction
Les applications électroniques modernes, telles la téléphonie 3G, ont de plus en plus recours aux
systèmes-sur-puce. Ce phénomène est accentué par la convergence des applications, qui consiste à
regrouper plusieurs fonctions auparavant distinctes. Les systèmes-sur-puce permettent d’embarquer
sur le même composant un nombre important de fonctions permettant d’en faire des circuits de plus
en plus autonomes. Il est ainsi possible de faire cohabiter des circuits analogiques, des interfaces
d’entrées sorties (USB, PCI, UART, ...), des systèmes de traitement du signal (DSP), des fonctions
numériques, des processeurs et de la mémoire. Ce dernier élément devient prépondérant sur un grand
nombre d’application et tend à occuper la plus grande partie de la surface totale du circuit.
La mémoire est donc un élément primordial des systèmes-sur-puce. Aujourd’hui trois grandes
familles de mémoires permettent de combler les différents besoins : la eSRAM, la eDRAM et les
eFLASH. Ces mémoires embarquées1 sont décrites succinctement au début du chapitre suivant, et
c’est aux eDRAM que l’on s’est intéressé dans cette thèse. Le principe d’une mémoire embarquée est
de permettre sa fabrication conjointement avec la logique standard et ce à moindre coût (minimum de
masques et d’étapes supplémentaires de fabrication).
L’augmentation des densités d’intégration est une nécessité économique. L’aptitude d’un point
mémoire à voir sa surface diminuer avec les technologies successives (scalability) est un facteur déterminant dans le choix d’une architecture. Or, il est de plus en plus délicat de réduire la taille des
points mémoires eDRAM avec les technologies à venir (CMOS 65nm et moins). La question d’un
point mémoire alternatif à la cellule "traditionnelle", composée d’un transistor et d’une capacité,
devient donc pertinente. C’est dans ce cadre qu’a émergé le concept de mémoire eDRAM sans capacité. Il consiste à stocker l’information en agissant sur le substrat d’un transistor. Cette solution s’est
1
e pour embedded
2
Chapitre 1 Introduction
présentée presque naturellement avec la technologie SOI pour laquelle les substrats de transistors
sont intrinsèquement flottant. Il est donc possible d’y injecter une charge. Cependant, la plupart des
fondeurs de silicium, dont STMicroelectronics, utilisent majoritairement la technologie sur silicium
massif, ou "bulk", dans laquelle il n’y pas de substrat flottant. Une solution innovante, permettant
d’isoler le substrat des transistors sans avoir recours à la technologie SOI, a été proposée dans le but
de mettre en place une solution eDRAM sans capacité avec la technologie "bulk".
Au cours de cette thèse, je me suis intéressé à l’analyse et la caractérisation du point mémoire
eDRAM sans capacité. L’objectif étant de comprendre son fonctionnement pour l’optimiser et l’intégrer dans un circuit mémoire de grande taille. L’expérience acquise s’est traduite par un modèle
comportemental utile aux étapes de conception circuit. Ce modèle a été vérifié expérimentalement.
La conception de circuit mémoire implique la mise au point d’organes périphériques adaptés au point
mémoire. Des circuits ont été réalisés et testés. Enfin une architecture permettant une intégration
efficace de ces différents éléments a été proposée.
Le manuscrit expose tout d’abord les solutions eDRAM actuelles et leur limitations. Le concept
du point mémoire proposé est introduit. Les principes de fonctionnement (phénomènes physiques
s’y rapportant) et les méthodes de fabrication sont évoqués. Le chapitre 3 détaille les éléments du
modèle comportemental du point mémoire eDRAM sans capacité. La confrontation de ce modèle aux
résultats expérimentaux est détaillée dans le chapitre 4. Ce chapitre expose aussi des conditions de
polarisation optimales du point mémoire permettant d’atteindre un niveau de performance raisonnable
au sens industriel. Le chapitre 5 présente différentes solutions d’intégration du point mémoire dans
des circuits mémoire. Le but de cette étape est de proposer une solution plus dense encore que la
mémoire eDRAM standard. Enfin, on s’intéresse au fonctionnement du point mémoire eDRAM sans
capacité avec la technologie SOI, dans le chapitre 6. Le but de cette dernière partie est de comprendre
les limitations du point mémoire en SOI et ses perspectives d’évolution. Enfin la conclusion apporte
un éclairage sur la viabilité industrielle du point mémoire eDRAM sans capacité, et les voies de
développement possibles.
Chapitre 2
La cellule mémoire 1T-DRAM sur
silicium massif
SOMMAIRE
1
Les systèmes-sur-puce et la mémoire embarquée . . . . . . . . . . . . . . . . .
3
2
Le concept de la mémoire 1T-DRAM (état de l’art) . . . . . . . . . . . . . . . .
9
3
Principe de la 1T-DRAM sur silicium massif . . . . . . . . . . . . . . . . . . .
19
4
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
Après avoir rappelé les éléments essentiels des mémoires embarquées, ce chapitre s’attache à
présenter le point mémoire eDRAM sans capacité, son mode de fonctionnement, et ses principales
étapes de fabrication.
1
1.1
Les systèmes-sur-puce et la mémoire embarquée
Les systèmes-sur-puce (SoC)
Les systèmes-sur-puce (SoC) se sont généralisés au fil des ans grâce au gain de performance qu’ils
offrent : la fabrication conjointe de fonctions différentes (RF, traitement de données, puissance...) sur
la même puce (fig. 2.1). Les avantages sont nombreux :
– Un seul boîtier ;
– Réduction de la consommation : un processeur et sa mémoire étant sur la même puce, les
capacités parasites des bus de communication sont très faibles ;
– Bande-passante importante : pour les raisons précédentes qui permettent des fréquences de
fonctionnement élevées, et également car il est possible d’utiliser des bus de donnée beaucoup
4
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
DSP
Microcontrôlleur
Fonctions analogiques
Interfaces communicantes
RF
Mémoire
F IG . 2.1: Principe des systèmes sur puce
plus larges au sein d’une puce que lorsqu’il s’agit de circuits séparés ;
La plupart de ces SoC utilisent une grande quantité de mémoire. Et les nouvelles applications
(décodage MPEG2, 3D...) nécessitent sans cesse plus de mémoire au point qu’elle devient le principal
composant de nombreux SoC. Plusieurs types de mémoire existent et sont utilisés dans ce cadre.
Chacune a ses qualités et ses limitations comme le montre le tableau 2.1.
SRAM
eDRAM
eFLASH NOR
eFLASH NAND
Densité
-
++
+
+++
Vitesse
++
+
+
-
Autre
statique
dynamique
non-volatile
non-volatile
TAB . 2.1: Différents types de mémoires pouvant être embarquées
Principe des mémoires SRAM
"0"
"1"
noeud de stockage
transistors d'accès
F IG . 2.2: Schéma typique d’un point mémoire SRAM
ligne de donnée
ligne d'accès
ligne de donnée
1.2
1 Les systèmes-sur-puce et la mémoire embarquée
5
Les SRAM sont des mémoires statiques : elles conservent l’information tant que l’alimentation
électrique du circuit est maintenue. Le noeud de stockage est basé sur un circuit bistable composé
de deux inverseurs rebouclés. Deux transistors d’accès permettent de valider ou non l’accès au point
mémoire (fig. 2.2). Ce type de mémoire présente comme avantage d’être très rapide. De plus, sa
réalisation ne nécessite que des transistors NMOS et PMOS standards, ce qui n’induit aucun surcoût
par rapport au procédé standard. En revanche, avec 6 transistors, ce point mémoire n’est pas dense.
De plus, sa consommation en statique (ou veille) est élevée.
Ce type de mémoire est presque toujours présent dans un SoC. C’est sa compatibilité complète
avec le procédé CMOS standard qui la rend la plus attrayante : toutes les options technologiques
(BiCMOS, BCD, eDRAM, eFLASH) ne sont pas compatibles entre elles, donc seules la SRAM est
toujours réalisable sur une puce.
1.3
Principe des mémoires FLASH
grille
grille flottante
N+
N+
P
F IG . 2.3: Schéma typique d’un point mémoire FLASH
Les mémoires FLASH, sont des mémoires non volatiles : elles ne perdent pas l’information stockée, même lorsque l’alimentation électrique est coupée. Le point mémoire est constitué d’un transistor à grille flottante (fig. 2.3). En fonction de la charge stockée dans cette grille, la tension de seuil
du transistor est modifiée. Les mécanismes physiques utilisés pour modifier la charge sont :
– Injection de porteur chaud pour permettre à des électrons de passer du canal à la grille flottante
(programmation) ;
– Fowler-Nordheim : Courant tunnel au travers de l’oxyde de grille permettant de retirer toutes
les charges négatives stockées dans celle-ci (effacement) ;
Ces mécanismes nécessitent des tensions importantes et ils sont relativement lents (de la centaine de
microsecondes pour la programmation à quelques millisecondes pour l’effacement). De plus l’effacement n’est pas sélectif, il se fait forcément par bloc (ensemble de plusieurs point mémoires pouvant
aller jusqu’à quelques mégabits).
6
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
Il existe aujourd’hui deux grandes familles de mémoire FLASH : celles de type NOR et celles
de type NAND. Dans les deux cas, le point mémoire est similaire, c’est principalement le mode de
mise en matrice qui diffère. Dans le cas de la FLASH NAND, la densité est maximale mais la vitesse
d’accès est limitée, c’est l’inverse pour la FLASH NOR. Cette dernière est utilisée pour stocker des
programmes exécutables, dans les téléphones portables par exemple. Quant aux FLASH NAND, elles
sont très utilisée pour le stockage de donnée (carte mémoire d’appareil photo, clés USB, ...).
Les mémoires DRAM embarquées
Vitesse de transmission des
données (octet/seconde)
1.4
capacité de la mémoire embarquée (bits)
F IG . 2.4: Utilisation des eDRAM dans les applications modernes [56]
Les mémoires eDRAM sont le thème de cette thèse. Les marchés adressés par les eDRAM sont
ceux où le volume de mémoire nécessaire est important. Pour des tailles mémoire très grandes, la
eDRAM s’avère plus économique que la SRAM car le gain en surface de silicium (densité) compense
le surcoût du procédé de fabrication. La figure 2.4 donne un aperçu des différents usages qu’il peut
être fait de la mémoire DRAM embarquée. On distingue parmi ceux là, les contrôleurs de disque dur
et d’imprimante (applications couvertes par STMicroelectronics), les processeurs graphiques 3D pour
la téléphonie mobile 3G [59], la mémoire cache L3 pour les serveurs...
Le point mémoire eDRAM standard est composé d’un transistor et d’une capacité (fig. 2.5). Le
transistor d’accès permet de connecter, ou non, la capacité de stockage à la ligne de donnée. L’écriture
d’un 1 ou d’un 0 se fait en chargeant avec un potentiel nul ou élevé (Vdd) la capacité de stockage.
1 Les systèmes-sur-puce et la mémoire embarquée
7
ligne de donnée (BL)
ligne d'accès (WL)
Ccell
Qs
Vp
capacité de stockage
transistors d'accès
F IG . 2.5: Schéma d’un point mémoire DRAM 1T1C
La lecture de la donnée se fait en transférant la charge stockée dans la ligne de donnée (BL, Bit Line)
ce qui provoque une variation positive ou négative de son potentiel, qu’il suffit alors de mesurer (fig.
2.6). Ce concept est utilisé depuis son invention en 1968 par R.H. Dennard [10].
ligne de donnée = VBL
ligne d'accès = Vdd+Vt
VBL
état "1"
Qs
Vp
∆V
Ccell
temps
−∆V
état "0"
CBL
F IG . 2.6: Lecture de la donnée stockée dans un point mémoire DRAM 1T1C
Cependant, l’opération de lecture pose un problème à chaque nouvelle génération technologique,
car la capacité de stockage tend à diminuer (moins de 15fF). Cela rend la lecture délicate. En effet,
si on considère une BL de longueur constante, et donc de capacité presque constante, la diminution
de la capacité de stockage Ccell entraîne une réduction de la variation de potentiel ∆V sur la BL (cf
eq. 2.1). Des solutions au niveau circuit consistant à utiliser des lignes de donnée plus courte sont
possibles, mais c’est au détriment de la densité.
∆V =
Ccell
1
Vdd
2 CBL + Ccell
(2.1)
Des avancées importantes au niveau des points mémoire eux-mêmes sont proposées afin de préserver la valeur de capacité malgré la réduction d’échelle. Aujourd’hui, deux technologies sont utilisées
8
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
pour fabriquer ces capacités :
– Capacité empilée ou stack (fig. 2.7(a)) : la capacité est réalisée au-dessus du transistor [28].
Ses électrodes sont rugueuses afin d’obtenir une surface de vis-à-vis importante. La hauteur de
cette capacité, donc sa valeur, est contrainte par la longueur de via maximale admissible entre
les transistors et le métal 1 (problèmes de résistance d’accès et de facteur de forme du via).
Les solutions proposées aujourd’hui, pour conserver une capacité correcte, sont d’utiliser des
diélectriques à permittivité élevée [30, 37, 12].
– Capacité en tranchée ou trench (fig. 2.7(b)) : La capacité est réalisée à l’intérieure d’une tranchée. Un facteur de forme très élevé est utilisé [35, 2]. Il est envisageable d’inclure le transistor
d’accès à l’intérieure de la capacité de stockage [19].
oxyde
électrode
inférieure
transistor d'accès
capacité de
stockage
électrode
supérieure
transistor d'accès
Capacité de
stockage
contact BL (métal 1)
(a) Capacité empilée
(b) Capacité en tranchée [2]
F IG . 2.7: Deux types de réalisation de points mémoire eDRAM
Ces différentes innovations ont permis d’utiliser le concept de la cellule eDRAM 1T1C jusqu’au
technologies CMOS 90nm [15]. Cependant, l’intégration du transistor d’accès [26] et de la capacité
[25] nécessitent une technologie de plus en plus complexe. Cela se traduit par des coûts de développement et de fabrication en hausse et des rendements de fabrication en baisse. C’est pourquoi,
aujourd’hui plus que jamais, les industriels semblent ouverts pour appréhender un changement de
technologie. C’est dans ce cadre que l’idée d’une mémoire eDRAM sans capacité a fait son chemin.
2 Le concept de la mémoire 1T-DRAM (état de l’art)
2
2.1
9
Le concept de la mémoire 1T-DRAM (état de l’art)
Principe de l’effet mémoire
Un nouveau type de mémoire utilisant un transistor NMOS réalisé sur un substrat SOI (fig. 2.8) a
été proposé pour la première fois en 1990 [55]. Le substrat d’un transistor ainsi réalisé étant flottant,
il est possible d’y stocker une charge électrique. Lorsque cette charge est positive, le potentiel du
substrat a une valeur haute (état 1), la tension de seuil du transistor est alors basse. A l’inverse,
lorsque la charge est négative, le potentiel de substrat a une valeur basse (état 0) et la tension de seuil
du transistor est haute. Ces deux états étant stables, l’utilisation de ce phénomène pour réaliser une
mémoire est devenue concevable. Les charges sont stockées à l’interface arrière du transistor grâce
à un couplage capacitif avec le substrat obtenue par une polarisation fortement négative (-20V) de
ce denier. Cependant, le dispositif expérimental nécessitait des températures très basses (4K ou 77K)
pour fonctionner. L’utilisation de telles températures était rendue nécessaire par la faible qualité des
interfaces oxyde silicium.
oxyde de grille
Grille
Poly-N
Source
N+
Substrat flottant
P
Drain
N+
Film de silicium
oxyde enterré
Substrat N ou P
F IG . 2.8: Vue en coupe d’un transistor NMOSFET sur un substrat SOI
Il a donc fallu attendre 2001 pour voir ce concept émerger de nouveau sur la scène scientifique
internationale [44]. Le dispositif présenté est un transistor NMOSFET sur substrat SOI-PD utilisant
la technologie 0,25µm. Depuis, plusieurs autres exemples de réalisations utilisant des transistors sur
SOI ont été proposés [40] [61] [22].
2.2
Stockage de la charge
Le mode de stockage de la charge peut prendre plusieurs formes (fig 2.9) dans le cadre d’une
mémoire 1T-DRAM-SOI :
– Accumulation surfacique des charges au niveau de l’oxyde enterré si la polarisation du substrat
10
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
le permet,
– Variation de l’épaisseur des zones de désertion des diodes et du canal.
Etat "0"
Poly-N (0V)
N+ (0V)
P
Etat "1"
Variation de
l’épaisseur des ZCE
N+(0V)
Poly-N (0V)
N+(0V)
P
+
+
+
N+(0V)
+
+
oxyde enterré
oxyde enterré
Substrat N ou P (<0V)
Substrat N ou P (<0V)
Stockage en surface des charges
F IG . 2.9: Stockage de charge dans les deux états mémoire possibles
Ces deux types de stockage de charge sont complémentaires. Le nombre de charges ainsi stockées
est de l’ordre de quelques milliers. Afin d’améliorer leur stockage, plusieurs optimisations du procédé
de fabrication des transistors SOI ont été proposées. La première [52] consiste à ajouter à l’intérieur de
la couche d’isolation latérale une électrode en poly-silicium dopée N, isolée de la grille et connectée
au substrat également dopé N (fig. 2.10). Une capacité de couplage supplémentaire est ainsi créée. Le
substrat est polarisé avec une tension légèrement négative afin de favoriser un régime d’accumulation
au niveau du substrat flottant P et de maximiser la capacité de couplage. Le nombre de charge stockée
est donc augmenté. Le second avantage, et sans doute le plus important, est que le potentiel du substrat
est stabilisé ce qui facilitera les opérations d’écriture et d’effacement. Cependant, une telle réalisation
implique un procédé de fabrication coûteux et délicat à mettre en oeuvre. Une autre méthode consiste
à réduire l’épaisseur de l’oxyde enterré jusqu’à 25nm [24]. Ainsi le couplage de la face arrière devient
important. Dans ce cas, le substrat est également dopé N et polarisé avec une tension négative afin de
permettre un régime d’accumulation au niveau des deux interfaces oxyde-silicium et de maximiser
ainsi le couplage capacitif.
2.3
Ecriture de l’état 1
L’état 1 correspond au stockage d’une charge positive dans le substrat. L’apport de trous (h+) peut
se faire par deux phénomènes physiques différents (fig. 2.11) :
– L’ionisation par impact [55], [44], [39], [22]
2 Le concept de la mémoire 1T-DRAM (état de l’art)
y
11
z
x
x
Poly-N
N+
P
P
P
oxyde enterré
Substrat N
Poly-N
P
Poly-N
N+
Poly-N
Substrat N
couplage supplémentaire
Plan de coupe
F IG . 2.10: Ajout d’une électrode de couplage supplémentaire pour augmenter le stockage de charge et
l’efficacité des opérations d’écriture et d’effacement [39]
– L’injection bande à bande de porteurs, également appelée GIDL (Gate Induced Drain Leakage)
[61]
0V
0,6 V
e-
2,5 V
0V
-2.5 V
N+
P
2e-
N+
P
h+
1V
h+
N+
N+
oxyde enterré
oxyde enterré
(a) Ionisation par impact [44]
(b) Injection bande à bande, GIDL [61]
F IG . 2.11: Méthodes d’écriture pour un transistor NMOS SOI-PD
2.3.1
Ionisation par impact
L’ionisation par impact est un phénomène qui peut apparaître dans les transistors MOSFET
lorsque ceux-ci sont polarisés en régime de saturation. Lorsque VDS >VDSAT , le canal est pincé.
Le champ électrique entre le point de pincement et la zone de drain est très important. Lorsque ce
champ est de l’ordre de 105 V.cm−1 [33] les électrons (dans le cas d’un NMOS) peuvent acquérir une
énergie suffisante pour arracher une paire électron-trou aux atomes du réseau cristallin avec lesquels
ils entrent en collision. Les deux électrons sont alors attirés vers le drain par le champ qu’il génère
alors que le trou est repoussé dans le substrat (fig. 2.12).
L’intensité du courant de trous dépend de VGS , VDS et de la plupart des paramètres technologiques du transistor (L, tox , dopages du canal, du drain et de la source, profondeur des jonctions ...).
Dans un premier temps, nous allons considérer ces derniers comme fixés et nous attarder sur l’im-
12
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
L
L eff
y
ld
x
point de pincement
du canal
GRILLE
VG>Vt
SOURCE
0V
e-
Is
Id
Isub
N+
h+
ee-
DRAIN
VD>VDSAT
N+
P
SUBSTRAT
0V
zone d’inversion forte (canal)
ZCE générée par les jonctions
drain-substrat et source-substrat
ainsi que par la grille
F IG . 2.12: Principe de l’ionisation par impact dans le cas d’un NMOS
pact des tensions de polarisation. On considère dans un premier temps VDS seule, VGS étant fixée
telle que VGS >VT . Lorsque VDS >VDSAT , une région de longueur ld où le canal est pincé apparaît.
Le champ électrique latéral présent dans cette zone peut s’exprimer de manière approximative par :
(VDS -VDSAT )/ld . Lorsque sa valeur est suffisante, des paires électrons trous peuvent être générées par
impact entre les électrons issue du courant du MOS (IDS ) et les atomes du réseau cristallin comme
expliqué ci-dessus. Ce phénomène prend place juste aux abords de la jonction drain-substrat, là où le
champ électrique latéral est le plus élevé. Si La tension VDS augmente encore, le champ électrique
va augmenter lui aussi et les électrons issus du courant IDS vont acquérir l’énergie suffisante plus
rapidement et donc plus tôt dans leur parcours de la zone de pincement. La probabilité qu’ils ionisent
un atome du réseau cristallin est donc plus élevée. Ainsi l’efficacité du phénomène d’ionisation par
impact (le ratio ISUB /IDS ) augmente avec VDS (fig. 2.13(a)).
La tension VGS a deux effets opposés sur l’intensité du courant de substrat :
– Lorsque VGS augmente, la tension VDSAT augmente elle aussi. Le champ latéral dans la zone
de pincement diminue donc, ce qui résulte en une baisse d’efficacité de l’ionisation par impact.
– En revanche, lorsque VGS augmente, le courant IDS augmente. Le nombre d’électron pouvant
entrer en collision avec un atome du réseau cristallin augmente, ce qui résulte en une augmentation du courant de substrat.
Ces deux phénomènes sont concurrents, lorsque VGS est faible c’est le deuxième qui est prépondérant
alors que lorsque VGS est fort c’est le premier. Cela résulte en une courbe en cloche du courant de
substrat en fonction de VGS (fig. 2.13(b)).
2 Le concept de la mémoire 1T-DRAM (état de l’art)
13
Une approche global de la modélisation [27] du courant de substrat provenant de l’ionisation par
impact peut être donnée par l’équation 2.2. Les coefficients Ai et Bi sont des constantes d’ionisation
(en cm−1 et en V.cm−1 respectivement), E(y) est le champ électrique latéral dans le canal. Leff est la
longueur effective du canal (fig. 2.12). L’équation 2.3 propose une expression simplifiée du courant
de substrat. Les coefficients Ei et Fi sont des constantes d’ionisation (en V−1 et en V respectivement)
qu’il est possible de calibrer sur des mesures expérimentales. L’influence de VGS sur ISUB est présente
dans cette équation au travers des termes IDS et VDSAT .
ISU B = IDS Ai
Z
Lef f
e−Bi /E(y) dy
(2.2)
Lef f −ld
ISU B = IDS Ei (VDS
Isub et Id en A
Id
Fi
−
− VDSAT )e VDS − VDSAT
(2.3)
Isub en µA
Isub
Vds en V
Vgs en V
(a) Simulation de ISUB = f(VDS ) et ID =f(VDS ) pour
(b) Simulation de ISUB =f(VGS ) pour un NMOS
un NMOS (L=0,35µm, W=1µm et tox =65Å VBS
(L=0,35µm, W=1µm et tox =65Å VBS =0V et VDS
=0V et VGS =1,2V)
=3,3V)
F IG . 2.13: Simulations Eldor du courant de substrat d’un NMOS
Dans le cadre d’un mémoire 1T-DRAM, l’intensité du courant d’ionisation par impact détermine
la vitesse d’écriture. Il est donc important de maximiser ce courant. La polarisation du point mémoire
en écriture doit correspondre au maximum de la courbe en fonction de VGS quant à la tension VDS ,
elle doit être la plus élevée possible. Cependant, pour des contraintes de fiabilité, de l’oxyde de grille
notamment, cette tension ne doit pas dépasser un certain seuil. Dans le cas de la simulation présentée en figure 2.12, cette tension est de 3,3V. Il est également possible de jouer sur les paramètres
technologiques du transistor :
14
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
– Réduire L pour augmenter le champ électrique latéral. Cela augmente l’impact de l’effet de
canal court et conduit à une diminution du contrôle de la grille sur le MOS,
– Augmenter le dopage du drain afin d’augmenter le champ électrique dans la jonction substratdrain. L’effet négatif est une augmentation du courant de fuite de la diode drain-substrat ainsi
que l’augmentation de l’effet de canal court dû à une extension plus grande de la zone de
désertion du drain dans le substrat.
Il est donc possible d’améliorer la vitesse d’écriture, cependant cela se fait au prix d’une dégradation
des performances du transistor. Il faut également noter que l’ionisation par impact peut entraîner
une dégradation des caractéristiques du transistor : certains porteurs chauds vont être en mesure de
créer de nouveaux états d’interface entre l’oxyde de grille (SiO2 ) et le silicium [58]. Il en résulte un
décalage non réversible de la transconductance gm et de la tension de seuil VT du transistor. Il s’agit
là d’un problème de fiabilité qui habituellement conduit à limiter autant que possible la génération de
porteur chaud. Ce point sera une limitation potentielle à l’utilisation de l’ionisation par impact pour
injecter des charges dans le substrat flottant.
2.3.2 Injection bande à bande de porteurs, GIDL
Un autre moyen d’apporter des charges positives dans le substrat d’un NMOS est de créer les
conditions d’un courant de fuite du drain induit par la grille, ou Gate Induced Drain Leakage Current (GIDL) [61]. Ce mécanisme, habituellement identifié comme un courant de fuite (néfaste), se
déclenche lorsque VD >0 et VG <VFB . Il prend alors la forme d’un courant de fuite du drain vers le
substrat. Son fonctionnement est le suivant : lorsque VG <VFB , les porteurs majoritaires (trous) sont
accumulés à la surface du silicium à l’interface avec l’oxyde de grille. Cette région du silicium a alors
un dopage équivalent fortement augmenté par rapport au substrat. Cela conduit à une réduction de la
largeur de la zone de désertion au niveau de la jonction PN substrat-drain et donc une augmentation du
champ électrique latéral dans cette zone (fig. 2.14(a)). Des phénomènes tels que l’effet tunnel bande
à bande (fig. 2.14(b)) ou la multiplication par avalanche deviennent alors non négligeables [57]. On
peut noter que lorsque des champs plus faibles sont appliqués, il existe encore un courant de GIDL,
le mécanisme alors en jeu est essentiellement la génération thermique de paires électron/trou [36].
Ce mécanisme d’écriture présente comme avantage d’être très efficace. En effet, la totalité du
courant consommé sert à apporter des charges dans le substrat alors que seulement 1% du courant de
drain est utile dans le cas de l’ionisation par impact. En revanche, le courant généré par le GIDL est
beaucoup plus faible dans des gammes de tension équivalentes (3,3V au maximum pour un oxyde de
grille de 65Å). Il est donc nécessaire d’augmenter la tension entre la grille et le drain au-delà de cette
2 Le concept de la mémoire 1T-DRAM (état de l’art)
15
y
GRILLE
VG<<0
x
Ec
Ev
qV
N+
h+
Isub
charge issue d’un courant
tunnel bande à bande
DRAIN
VD>0
Ec
limites des zones de
désertion (ZCE)
Ev
SUBSTRAT
P
0V
(a) GIDL dans un NMOS
région P
région N
(b) Mécanisme du courant tunnel bande à bande
F IG . 2.14: GIDL dans un NMOS et mécanisme du courant tunnel bande à bande
limite pour obtenir un temps d’écriture équivalent. Or une tension trop élevée sur l’oxyde de grille va
entraîner son vieillissement prématuré et donc de graves problèmes de fiabilité. C’est pourquoi, dans
la plupart des travaux publiés, ce phénomène n’est pas exploité.
2.3.3
Saturation de l’écriture
Pendant l’écriture, le potentiel du substrat flottant augmente et la diode PN de la jonction substratsource est progressivement polarisée en direct. Lorsque le courant qui la traverse a une valeur égale
à celui du courant d’ionisation par impact ou de GIDL, le potentiel du substrat est alors à son niveau
de saturation. La figure 2.15 montre comment on peut modéliser simplement ce phénomène.
Drain (3V)
Isub = Iii ou Igidl
Source (0V)
Substrat flottant
Jonction NP source-substrat
Σ(capacités parasites)
F IG . 2.15: Circuit équivalent du mécanisme de saturation de l’écriture
2.3.4
Bilan
Cette section montre que l’écriture de l’état 1, c’est-à-dire l’injection de charge, ne peut pas se
satisfaire de l’injection bande à bande (GIDL) qui reste trop peu efficace. Il faut donc mettre en oeuvre
la technologie et les conditions électriques pour favoriser l’ionisation par impact.
16
2.4
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
Ecriture de l’état 0
L’état 0 correspond au stockage d’une charge négative dans le substrat. Sa programmation né-
cessite l’apport de charges négatives ou le retrait des charges positives du substrat flottant. Deux
méthodes ont été identifiées pour réussir cette opération :
– Evacuation des charges positives par une jonction de diode PN [44], [39], [22], [61]
– Pompage de charge avec recombinaison aux états d’interface de l’oxyde de grille [42]
0V
0,6 V
-2,4 V
1V
0V
-2,5 V
0V
eN+
P
h+
N+
N+
oxyde enterré
(a) Evacuation des charges par une
P
h+
N+
oxyde enterré
(b) Pompage de charge [42]
diode de jonction [44]
F IG . 2.16: Méthodes d’effacement pour un transistor NMOS SOI-PD
2.4.1 Evacuation des charges par une diode
Il est possible d’évacuer les charges positives du substrat en polarisant la diode drain-substrat, par
exemple, en direct. La difficulté de cette méthode est donc de permettre cette polarisation. Il s’agit en
fait d’élever suffisamment le potentiel du substrat par rapport à celui du drain. Le potentiel de substrat
est déterminé par sa charge et les différentes capacités qui le couplent aux potentiels extérieurs (drain,
source, grille, grille arrière ...). Si toutes les électrodes ayant un couplage capacitif avec le substrat sont
tirées à un potentiel haut, le potentiel du substrat va alors prendre une valeur élevée. Il suffit ensuite
d’abaisser le potentiel du drain à une valeur basse, voir négative, pour que sa diode de jonction puisse
être polarisée en direct (fig. 2.16(a)).
2.4.2 Evacuation des charges par pompage de charge
Le pompage de charge est habituellement utilisé pour mesurer le nombre et la nature des états
d’interfaces présent dans l’oxyde de grille à l’interface avec le silicium [21]. Il peut également, dans
notre cas, être utilisé pour évacuer les trous du substrat d’un NMOS. Le principe est d’appliquer des
impulsions sur la grille du transistor de telle sorte que celui-ci soit polarisé tour à tour en régime
d’accumulation puis d’inversion forte. Lorsque le transistor se trouve en régime d’accumulation, les
pièges peuvent capturer des trous aisément puisque leur densité est alors très élevée. Puis, en régime
2 Le concept de la mémoire 1T-DRAM (état de l’art)
17
d’inversion forte, les électrons du canal peuvent se recombiner avec les trous capturés par les pièges.
Lorsque le transistor est de nouveau polarisé en accumulation, les pièges capturent de nouveau des
trous. Cette dernière transition doit être suffisamment rapide pour qu’un piège ne puisse émettre un
électron vers la bande de conduction au lieu de capturer un trou [32]. Si la transition se fait en 1ns
ou moins, le taux d’émission d’électrons est très négligeable, on peut donc dans notre cas ignorer ce
phénomène. L’équation (2.4) décrit le courant de pompage de charge dans le cas d’un pompage à deux
niveaux (cas 3 sur la figure 2.17), avec des transitions rapides où Fp est la fréquence de pompage, Aeff
l’aire effective du canal et Dit la densité des états d’interfaces (autour de 1010 cm−2 pour une interface
Si-SiO2 [54]).
ICP = qFP Aef f Dit
(2.4)
V
G
∆V
G
0V
0V
ICP
5
VT
4
VFB
0V
I CP
I CPmax
3
2
1
VG
0
0
1
2
3
4
5
VG
0
F IG . 2.17: Pompage de charge à deux états : Intensité du courant de pompage en fonction de la position du
signal de grille par rapport à la tension de bande plate (VFB ) et à la tension de seuil (VT )
Ce phénomène de pompage de charge a été proposé comme une solution possible pour l’effacement d’une cellule 1T-DRAM [43, 14]. Cependant, ses désavantages sont nombreux : la densité
d’états d’interfaces n’est pas précisément maîtrisée, et étant données les petites dimensions des transistors, le nombre d’états d’interfaces sur un transistor est de l’ordre de quelques unités pour les
technologies avancées. Il peut donc y avoir de fortes disparités d’un transistor à un autre. De plus, le
nombre de cycles nécessaires est assez élevé (autour de 1000 charges à évacuer). Le coût énergétique
du pompage est donc important (charge et décharge de la capacité de grille). Pour ces raisons, ce
phénomène sera considéré par la suite comme un mécanisme d’effacement parasite et non comme un
moyen d’effacer un point mémoire.
18
2.5
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
Lecture de la donnée
La variation du potentiel du substrat a pour effet de faire varier VT (effet de substrat). Il est
donc possible de déterminer VBS en mesurant la tension de seuil qui est plus accessible. La variation
de VT peut être mesurée simplement grâce à la variation du courant de drain qu’elle entraîne (fig.
2.18). Cette méthode permet en outre d’effectuer une lecture non destructive de la donnée stockée. En
effet, tant que la tension VDS appliquée est faible, aucun des mécanismes d’écritures ou d’effacement
décrits précédemment ne peuvent prendre place.
Id
Vg
Etat 1
Vb>0
Vs
Vd
Vb
Etat 0
Vb<0
Id(1)
Id(0)
Vg (lecture)
Vg
F IG . 2.18: Courants typiques de drain Id en fonction de VG pour deux états différents
2.6
Avantages pour la 1T-DRAM SOI
La solution 1T-DRAM-SOI est très intéressante en terme de densité d’intégration : la zone dopée
N de la source et du drain occupant toute l’épaisseur du film de silicium, il est possible de se passer
d’une isolation latérale par un oxyde dans au moins une dimension (fig. 2.19). Les sources et drains
étant partagés entre deux cellules voisines, le nombre de contact nécessaire est divisé par deux, ce qui
réduit fortement la surface nécessaire. Il est ainsi possible de dessiner des point mémoires occupant
une surface de 6F2 , F étant la dimension minimale permise par la technologie (F=L du transistor le
plus souvent). La limite théorique ultime de l’intégration d’un tel composant est de 4F2 .
En plus de son intérêt en terme de densité, ce type de mémoire permet, d’apporter une solution
au problème de l’intégration d’une DRAM en SOI. De plus, au moins dans sa version de base [44],
cette solution se fait sans l’ajout d’étape au procédé de fabrication de la logique standard. Le chapitre
5 propose une étude plus approfondie de la mémoire 1T-DRAM-SOI.
3 Principe de la 1T-DRAM sur silicium massif
19
Lignes de source (0V)
metal 1
F
Lignes de mots (WL)
Poly-silicium (grille)
y
Active (drain-source)
z
Contact Active-Metal1
Point Mémoire Elémentaire (~6F²)
Via Metal1-Metal2
Lignes de bits (BL)
Metal 2 (drain)
(a) Vue du dessus
S
D
S
G
N+
P
G
N+
D
G
P
N+
P
y
x
N+
Oxyde enterré
Fim de silicium
Substrat flottant
Substrat P
(b) Vue en coupe
F IG . 2.19: Solution d’intégration matricielle de la 1T-DRAM-SOI
3
Principe de la 1T-DRAM sur silicium massif
Le concept de 1T-DRAM qui a été développé avec la technologie SOI permet d’envisager une
solution mémoire de type DRAM sans avoir à développer et fabriquer une capacité de stockage. Ce
concept présente le même intérêt pour la technologie sur silicium massif (ou bulk). C’est pourquoi
nous allons nous intéresser maintenant à l’étude de la réalisation d’une 1T-DRAM avec la technologie
bulk.
3.1
Principe de l’isolation électrique
Le point crucial consiste à reproduire l’effet de substrat flottant. Avec le procédé standard, le
substrat d’un NMOS est toujours polarisé à un potentiel connu, le plus souvent à la masse. Il n’est
donc pas prévu d’isoler électriquement le substrat d’un transistor de ceux de ses voisins. Cependant,
les technologies récentes permettent de fabriquer des caissons P isolés grâce à une couche enterrée de
type N. Cette couche est très profonde et la jonction PN avec le substrat (à 800nm) est loin en dessous
20
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
de la limite inférieure actuelle du STI (350nm). L’isolation latérale est fournie par les caissons N des
PMOS (fig. 2.20(a)). Une telle technique d’isolation ne peut pas permettre de remplir les objectifs de
densité alloués à une mémoire de type DRAM. En effet, la réalisation des masques pour réaliser une
telle isolation serait délicate, de même que leur alignement. De plus, la diffusion latérale des caissons
N pourrait également poser des problèmes.
Une autre méthode a alors été envisagée afin de permettre l’isolation latérale : réaliser des tranchées d’isolation STI beaucoup plus profondes, de sorte qu’elles atteignent la couche N enterrée (fig.
2.20(b)). Ce type d’approche a pour avantage de ne pas nécessiter de modification des implantations
des transistors. Mais le facteur de forme de telles tranchées est très défavorable : 0,18µm de large
pour 1µm de profondeur avec la technologie 120nm. La réalisation de la tranchée et surtout son remplissage par un isolant pose donc alors de gros problèmes de mise au point du procédé de fabrication.
Ce type de solution fait donc perdre l’aspect bas coût initialement visé.
y
x
Poly-N
N+
N+
caisson N
STI
N+
STI
caisson P
caisson N
N+
Poly-N
N+
STI profond
x
N+
caisson P
couche N enterrée
(NISO)
couche N enterrée
(NISO)
Substrat P
Substrat P
(a) Isolation latérale avec les caissons N des PMOS
STI profond
y
(b) Isolation latérale avec un STI profond
F IG . 2.20: Solutions d’isolation du substrat bulk avec la couche enterrée N standard
Une troisième méthode, celle qui a été retenue, consiste à réaliser une implantation enterrée de
type N (niso) telle que la jonction PN avec le substrat flottant soit juste au-dessus des tranchées d’isolation latérale [47] (fig. 2.21(a)). Ces dernières ne sont donc pas modifiées ce qui réduit le supplément
de complexité du procédé à deux nouvelles implantations : la couche niso remontée et une nouvelle
implantation de caisson adaptée à ce nouveau NISO. En effet, dans le procédé standard, une implantation de type P est réalisée en-dessous des tranchées afin de réduire la résistance d’accès du substrat.
Dans le nouveau dispositif, cette implantation est supprimée et remplacée par une autre implantation
3 Principe de la 1T-DRAM sur silicium massif
21
de type P qui sert à assurer la séparation entre le NISO remonté et les sources et drains. Le coût d’un
tel composant par rapport au procédé CMOS standard est de deux masques et de deux implantations
(fig. 2.21(b)). L’ajout d’un troisième masque peut permettre d’ajouter une implantation d’ajustement
de la tension de seuil ainsi qu’une implantation d’ajustement des jonctions drain-source/caisson. Nous
appellerons maintenant ce transistor point mémoire (ou cellule mémoire) 1T-BULK.
y
x
Poly-N
N+
STI
Isolations STI
Implantation NISO standard + NISO remonté (+1 masque)
N+
nouveau
caisson P
STI
Implantation des caissons + Nouveau caisson P (+1 masque)
Implantation du canal
Oxyde de grille
couche N enterrée remontée
(NISO)
+2,9% au coût total du procédé
Poly-silicium (grille)
implantation des LDD
Implantation Source/Drain
Siliciuration
Substrat P
(a) Vue en coupe du transistor
(b) Insertion des nouvelles étapes au procédé standard
F IG . 2.21: Transistor NMOS avec un caisson isolé par une implantation NISO remontée
3.2
Les modes de fonctionnement
Le fonctionnement de la mémoire 1T-BULK est très proche de celui de la 1T-DRAM-SOI. Les
méthodes d’écriture et d’effacement sont les mêmes. Le tableau 2.2 montre des points de fonctionnement proposés pour la technologie 0,13µm [47]. En revanche, le stockage de la charge est sensiblement différent puisqu’il n’y a pas de possibilité de stockage surfacique. La totalité de la charge est
donc stockée sous la forme de variation des largeurs des zones de désertion au niveau des jonctions
PN et du canal. Des simulations 2D réalisées avec ISE r montrent ce phénomène (fig. 2.22).
Modes
Source
Drain
Grille
Niso
Ecriture
0V
3,3V
1,2V
0,6V
Effacement
-1,2V
0V
-1,2
0,6V
Lecture
0V
0,4V
1,2V
0,6V
Rétention
0V
0V
0V
0,6V
TAB . 2.2: Points de fonctionnement proposés pour la 1T-BULK (W=0,3µm L=0,35µm et tox = 65Å)
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
GRILLE
0V
ZCE
GRILLE
0V
SOURCE
0V
DRAIN
0V
STI
STI
DRAIN
0V
STI
SOURCE
0V
ZCE
STI
22
NISO
0,2V
NISO
0,2V
(a) Etat 0
(b) Etat 1
F IG . 2.22: Simulation de la modulation des ZCE entre les états 1 et 0 pour le dispositif décrit plus loin figure
3.3 (ISE)
3.3
Intégration du point mémoire 1T-BULK
L’intégration du point mémoire 1T-BULK est moins efficace que celle de la 1T-DRAM-SOI. En
effet, aucun contact ne peut être partagé puisque le drain et la source n’assurent pas l’isolation latérale
(fig. 2.21(a)). La surface du point mémoire dans une matrice monte donc à 10F2 (fig. 2.23) au lieu
de 6F2 avec le SOI. La limite théorique d’intégration est de 8F2 . C’est la même limite qui est atteinte
avec la DRAM 1T1C classique. Cependant, ces valeurs théoriques ne correspondent pas à un dessin
réaliste du point mémoire. Des marges de sécurité doivent être prises pour chaque élément (distances
contact-grille, contact-bord d’active) en raison de l’imprécision sur l’alignement des masques. Les
dimensions du transistor ne sont pas non plus les plus petites que permette la technologie comme
nous allons le voir plus tard. Au final, un point mémoire de 23F2 est obtenu. Ce résultat est moins
bon que celui d’une DRAM 1T1C optimisée (seule sur une puce) mais équivalent pour une mémoire
embarquée qui doit cohabiter avec dŠautres fonctions logiques sur la même puce.
Contact Active-Metal
Poly-silicium (grille)
F
y
z
Active (drain/source)
Point Mémoire Elémentaire (~10F²)
F IG . 2.23: Intégration matricielle du point mémoire 1T-BULK
3 Principe de la 1T-DRAM sur silicium massif
3.4
23
Le point mémoire 1T-BULK
3.4.1
Oxyde de grille
Le procédé CMOS standard permet avec les technologies récentes d’avoir plusieurs épaisseurs
d’oxyde de grille sur une même puce. En général, il y a l’oxyde mince, qui offre un maximum de
performances en terme de densité d’intégration, de puissance consommée, et de rapidité, et l’oxyde
épais, qui permet de réaliser des fonctions d’entrée/sortie nécessitant des tensions pouvant atteindre
2,5V ou 3,3V ainsi que des fonctions analogiques.
Noeuds technologiques
130nm
90nm
65nm
Epaisseur d’oxyde
23Å
21Å
16Å
TAB . 2.3: Evolution de l’épaisseur de l’oxyde mince (transistors basse consommation) [1]
Noeuds technologiques
130nm
90nm
65nm
Tensions d’alimentation
3,3V
2,5V
3,3V
2,5V
2,5V
1,8V
Epaisseur d’oxyde
65Å
50Å
65Å
50Å
50Å
28Å
TAB . 2.4: Oxydes épais
L’intérêt d’un oxyde de grille épais est de permettre des tensions plus élevées sur la grille et le
drain. Pour l’écriture par ionisation par impact, ce point est très important puisque une plus haute
valeur de tension de drain est a priori souhaitable pour gagner en vitesse. Un autre point important sur
lequel l’oxyde de grille a une grande influence est l’effet de substrat. L’équation 2.5 [54] propose une
modélisation simple de l’effet de substrat. ψB est le potentiel de surface du canal en inversion forte,
QB (VB ) la charge surfacique de la zone de désertion sous la grille en fonction de VB et Cox la capacité
surfacique de l’oxyde de grille détaillée dans l’équation 2.6. En combinant ces deux équations, on met
en évidence que l’amplitude de l’effet de substrat dépend de tox selon une loi linéaire. Un oxyde plus
épais favorise donc l’effet de substrat et donc la marge de lecture.
VT = VF B + 2ψB +
Cox =
QB (VB )
Cox
εs
tox
Tous les éléments cités précédemment poussent à opter pour un oxyde épais.
(2.5)
(2.6)
24
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
3.4.2 Dimensions du transistor
De nombreux paramètres sont à prendre en compte pour déterminer les dimensions du point
mémoire (fig. 2.24). Cependant, la contrainte de densité prime sur toutes les autres. (tab. 2.5). Les
seuls points sur lesquels il est possible d’agir sont la largeur (W) et la longueur (L) du transistor.
Les autres dimensions ne présentent pas de degré de liberté : la taille des contacts est fixée par la
technologie utilisée et les différents espacements sont dessinés avec les dimensions minimales.
Active
(zone d’implantation
drain/source/canal)
Grille
(poly-silicium dopé N)
STI
STI
Contact
active-métal
canal
Wtot
W
L
Ltot
F IG . 2.24: Vue du dessus d’un point mémoire et de son voisinage
Etudions dans un premier temps les effets de la modification de L. Un L petit présente de nombreux avantages : il est facile de générer un courant de substrat par ionisation par impact car le champ
électrique entre la source et le drain est d’autant plus fort que L est court. Le deuxième avantage est
que le couplage de grille est plus faible, ce qui, nous le verrons plus tard, peut faciliter l’effacement.
Un L court va dans le sens d’une plus haute densité mais son impact sur celle-ci reste un avantage mineur. En revanche, les variations de dimension découlant de la fabrication du transistor ont beaucoup
plus d’effet sur une petite structure que sur une grande structure. Les variations de la longueur de
grille ont, en effet, plus d’impact sur un L court, et donc la dispersion des performances de transistors
voisins est plus importante [11]. Le choix résultant de ces éléments va donc nous conduire à choisir
une longueur de transistor deux fois plus importante que ce qu’autorise la technologie.
L’impact de la largeur W du transistor sur la surface du point mémoire est extrêmement important.
En revanche, son influence sur les caractéristiques électriques du point mémoire est moins évidente :
Si on réduit la valeur de W, les courants de drain, d’ionisation par impact et de fuite de diode sont
4 Conclusion
25
réduits proportionnellement. Mais le nombre de charges stockées réduit de la même façon. Donc les
temps d’écriture, d’effacement et de rétention devraient être sensiblement les mêmes. En revanche,
les variations de largeur non désirées découlant de la fabrication du composant sont plus importantes.
La largeur choisie va être la plus petite que l’on sache fabriquer car l’aspect densité prime sur les
autres pour ce paramètre.
Le Tableau 2.5 permet d’avoir un ordre de grandeur des dimensions de point mémoire eDRAM
standard réalisés avec les technologies modernes. Les dimensions de points mémoire 1T-BULK que
l’on a atteint sont reportées sur ce même tableau. Hormis pour la technologie 0,13µm, avec laquelle
on a développé pour la première fois le concept, les dimensions obtenues avec la solution 1T-BULK
sont comparables avec celle qui sont obtenues avec le point mémoire standard 1T-1C.
Noeuds technologiques
130nm
90nm
65nm
Surface du point mémoire eDRAM 1T1C
0,39µm2
0,2µm2 [20]
0,11µm2 [51]
Surface du point mémoire 1T-BULK
0,65µm2
0,23µm2
0,12µm2
TAB . 2.5: Dimensions des points mémoire eDRAM et 1T-BULK
4
Conclusion
Ce chapitre a présenté les principes du point mémoire eDRAM à un transistor sans capacité (1T-
DRAM). En particulier, il fait la liste des paramètres sur lesquels le concepteur agit lors du dessin
d’une mémoire : la taille du transistor, les niveaux et transitoires des différentes tensions électriques
de polarisation. Ce point mémoire est souvent présenté comme une solutionpouvant un jour remplacer
l’actuel point eDRAM composé d’aun transistor et d’une cpacité [18].
La phase de conception d’un circuit intégré ne peut pas se satisfaire d’un modèle élaboré de type
éléments finis. Il est donc nécessaire de disposer d’un modèle comportemental du point mémoire 1TDRAM reliant les différents paramètres d’optimisation au fonctionnement du point mémoire, objet
du chapitre suivant.
26
Chapitre 2 La cellule mémoire 1T-DRAM sur silicium massif
Chapitre 3
Analyse comportementale de la cellule
1T-DRAM élémentaire
SOMMAIRE
1
Approche de la modélisation . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
2
Description du point mémoire modélisé . . . . . . . . . . . . . . . . . . . . . .
29
3
Couplages capacitifs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
29
4
Simulation des régimes transitoires . . . . . . . . . . . . . . . . . . . . . . . .
37
5
Prise en compte de la température . . . . . . . . . . . . . . . . . . . . . . . . .
41
6
Simulations avec le modèle comportemental . . . . . . . . . . . . . . . . . . . .
43
7
Mécanismes de rétention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
47
8
Les transistors bipolaires parasites . . . . . . . . . . . . . . . . . . . . . . . . .
51
9
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
La modélisations comportementale du point mémoire a plusieurs objectifs : le premier est de permettre, à travers la mise en place du modèle, de mieux comprendre le fonctionnement du composant.
Le deuxième intérêt va être de permettre l’optimisation du point de fonctionnement dans le cadre de
la conception d’un plan mémoire.
1
Approche de la modélisation
Le point mémoire 1T-BULK est très proche d’un transistor MOSFET classique. Seuls les effets
parasites découlant du substrat flottant le distinguent de celui-ci. Ils peuvent être résumés par l’ajout
au modèle Eldo du transistor, du modèle d’une diode sur la prise substrat (fig. 3.1).
28
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
Grille
Source
Drain
Bulk
Niso
F IG . 3.1: Modélisation électrique simple du point mémoire 1T-BULK
Un simulateur tel que Eldor , qui utilise le modèle BSIM4 [23], permet la simulation d’un tel
composant. Les différents mécanismes physiques qui déterminent le fonctionnement du point mémoire sont tous pris en compte. Cependant, l’utilisation d’un tel modèle nécessite une liste très importante de paramètres en entrée pour permettre une simulation précise. Ces paramètres sont extraits
à partir de nombreuses caractérisations statiques et dynamiques effectuées sur le composant à modéliser, avec plusieurs géométries différentes (longueur, largeur, ...). Le point mémoire 1T-BULK utilisant
un nouveau transistor (implantation différentes du canal, de la source et du drain) et un nouveau type
de jonction (entre le niso et le substrat), les paramètres de modélisation nécessaires sont différents
de ceux des transistors déjà modélisés. Or les structures adaptées à l’extraction de ces paramètres
n’existent pas. De plus, le mode de fonctionnement du point mémoire induit des tensions sourcesubstrat (VBS ) positives qui ne sont pas correctement modélisées car elles n’ont pas lieu d’être dans
les circuits intégrés standards. Les transistors bipolaires parasites ne sont pas eux-non plus pris en
compte. L’utilisation du modèle BSIM4 n’est donc pas adaptée à une approche qualitative de modélisation du point mémoire 1T-BULK.
Une autre approche a donc été choisie. Elle consiste à effectuer une modélisation analytique des
effets physiques importants à prendre en compte dans le fonctionnement du point mémoire. Cette
modélisation se base sur une description simplifiée du transistor constituant le point mémoire 1TBULK. Le résultat obtenu permet de réaliser une étude comportementale du point mémoire et de
comprendre l’influence des différentes polarisations des points de fonctionnement utilisés.
Le modèle comportemental est constitué de deux principaux ensembles : le premier concerne la
prise en compte des couplages capacitifs (fig. 3.2). Le second bloc permet la simulation des différents courants qui circulent entre les noeuds du point mémoire. Utilisés ensemble, ces deux blocs
permettent de simuler toutes les phases du fonctionnement du point mémoire.
Potentiel du
substrat flottant
2 Description du point mémoire modélisé
29
Ecriture
Couplages capacitifs
Etat 1
Etat 0
Etat 0
transferts de charges
Effacement
temps
F IG . 3.2: Couplages capacitifs lors de la transition entre les différents modes de fonctionnement du point
mémoire
2
Description du point mémoire modélisé
Afin de rendre la modélisation accessible, une version du point mémoire aux géométries et aux
dopages simples est utilisée. On ne considère ni les profils des jonctions ni les gradients de dopages
du transistor réel. Cela ce justifie par le fait que ce sont des données difficilement calculables ou
mesurables, d’autant plus que le composant est-lui même en cours de développement et son procédé
de fabrication n’est donc pas encore complètement optimisé.
Le composant modélisé (fig. 3.3), est celui qui est visé pour la technologie CMOS 90nm. Il
s’agit d’un NMOS réalisé avec un oxyde de grille épais (50Å). Sa longueur de grille correspond au
double de la taille minimum admise par la technologie afin de permettre une importante efficacité de
l’ionisation par impact tout en permettant une certaine tenue à la tension VDS . Les autres dimensions
correspondent au minimum qu’il est possible de faire.
Pour modéliser le dopage du substrat, on considère trois zones dopées différemment (fig. 3.3(b)) :
– La zone 1 : elle correspond à l’implantation d’ajustement de la tension de seuil. Elle est utilisée
pour modéliser la ZCE générée par la grille ;
– La zone 2 : elle correspond à l’implantation du caisson P. Elle est utilisée dans la modélisation
des diodes source-substrat et drain-substrat ;
– La zone 3 : elle correspond à l’implantation d’isolation du caisson P qui a pour but d’assurer
l’isolation entre le drain et la source d’une part, et le niso d’autre part. Cette zone est utilisée
pour la modélisation de la diode substrat-niso.
3
Couplages capacitifs
La problématique qui est sans doute la plus importante pour la compréhension du point mémoire
DRAM sans capacité sur silicium massif ou sur isolant (SOI) concerne les couplages capacitifs. Il
30
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
source
grille
drain
t ox =50Å
Xj =120nm
W=160nm
L s =230nm
L=180nm
L d=230nm
substrat flottant
niso
(a) Dimensions importantes du point mémoire 1T-BULK
source
grille
drain
20
N d =1.10 20 1 N a =7.10 17 N d =1.10
2
3
N a =8.10 17
substrat flottant
N a =5.10 17
N d =1.10 18
niso
(b) Valeur typique des dopages des différents éléments du NMOS (dopage en cm−3 )
F IG . 3.3: Description du point mémoire modélisé
vont déterminer l’évolution du potentiel du substrat flottant en fonction des différents potentiels VG ,
VS , VD et Vniso ainsi que de la charge stockée QB . Ce chapitre a donc parmi ses objectifs principaux
de développer et résoudre l’équation (3.1), afin d’étudier la variation de VB en fonction de l’ensemble
des paramètres de conception du point mémoire.
VB = f (VS , VD , VG , Vniso , QB )
(3.1)
La figure 3.4 montre les couplages qui seront pris en compte et les potentiels dont ils dépendent.
Ces couplages sont constitués des capacités de jonction des diodes source-substrat, drain-substrat et
niso-substrat et du couplage de la grille. Les couplages à travers l’isolation latérale STI entre deux
points mémoire voisins sont négligés dans un premier temps, étant donnée la grande épaisseur d’isolant. On peut à présent définir plus précisément la charge QB par l’équation (3.2).
QB = Qbg + Qbd + Qbs + Qbn
(3.2)
3 Couplages capacitifs
31
Poly-N
Grille (Vg)
Qbg
N+
STI
Qbs
P
N+
Qbd
STI
Qbn
Cg=f(Vgs,Vds,Vbs)
Qbg
Cjsource-bulk =f(Vsb)
Cjdrain-bulk =f(Vdb)
Qbd
Drain
Source
Qbs Bulk (Vb)
(Vd)
(Vs)
Qbn
N
Cjniso-bulk =f(Vnb)
Niso (Vn)
(a) Répartition schématique des charges dans le substrat flottant
(b) Schéma électrique des couplages capacitifs du
substrat flottant
F IG . 3.4: Couplages capacitifs au sein du point mémoire 1T-BULK
3.1
Calcul des couplages capacitifs
3.1.1
Réorganisation de la charge lors des changements de polarisation
Le calcul des couplages capacitifs doit permettre de déterminer la variation du potentiel VB du
substrat flottant induite par le changement de polarisation du point mémoire (VS , VD , VG et Vniso ).
Afin de ne considérer que les couplages, ces changements de polarisation sont considérés comme
instantanés. Cette simplification exclue tous les transferts de charge induits par les mécanismes d’écriture ou d’effacement et permet donc de considérer que la charge stockée est conservée lors du changement de polarisation.
Cette hypothèse pose cependant le problème de la réorganisation de la charge entre les différentes
ZCE des jonctions qui survient lorsque la polarisation change. Ce phénomène n’est pas instantané.
Il faut donc évaluer le temps de relaxation diélectrique τr qui permet la redistribution de la charge
au sein du substrat flottant. L’équation (3.3) est classique pour l’évaluation de ce temps où σ est la
conductivité du semi-conducteur localement en déséquilibre [33].
τr =
εSi
σ
(3.3)
Pour un dopage de la zone P à 7.1017 cm−3 atomes de bore à 300K, la conductivité est égale à
15Ω−1 .m−1 [54]. On évalue ainsi : τr =7ps. Ce temps de relaxation est suffisamment faible pour
être considéré comme négligeable par rapport aux quelques nanosecondes qui sont nécessaires aux
opérations d’écriture et d’effacement.
32
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
3.1.2 Algorithme de calcul du potentiel du substrat flottant
VBmin =-2V
Polarisation à étudier :
Vs, Vd, Vg, Vniso et Q B0
i=15
Calcul de la charge Q B
VBmin + VBmax
pour VB =
2
non
VBmax =
VBmax =2V
hypothèse : -2V<V B<2V
incertitude finale : 1/2¹³=0.125mV
Q B doit tendre vers Q B0
oui
QB - Q B0 > 0 ?
VBmin + VBmax
2
VBmin =
i=i-1
non
i=0?
VBmin + VBmax
2
Compteur d’itération
oui
VB =
VBmin + VBmax
2
F IG . 3.5: Algorithme de calcul des couplages capacitifs sur le substrat flottant
Les différentes capacités de couplage du point mémoire 1T-BULK sont non linéaires. Il est impossible de connaître leurs valeurs sans connaître la valeur de VB , l’équation (3.1) n’a donc pas de
solution analytique simple. En revanche, il est facile d’exprimer QB en fonction de VB , VS , VD , VG
et Vniso . Il est donc possible de réaliser un calcul itératif permettant de trouver la valeur du potentiel
VB qui correspond à la charge QB effectivement stockée. Un algorithme itératif par dichotomie a été
implémenté pour calculer rapidement la valeur de VB (fig. 3.5).
3.2
Modélisation de la charge stockée dans les zones de charge d’espace des diodes
Des ZCE sont naturellement présentes de chaque coté d’une jonction PN qui n’est pas polarisée
en direct (fig. 3.6).
Dans le cas du point mémoire 1T-BULK, nous allons distinguer deux types de jonction : les
jonctions source/drain-substrat flottant et la jonction niso-substrat flottant. Nous allons les considérer comme étant abruptes. Cette approximation est acceptable compte tenu du procédé de fabrication
(implantation). Les premières ont la particularité de ne pas être planes et de partager une partie de
leur ZCE avec la grille (fig. 3.4(a)).
Les équations (3.4) et (3.5) permettent de calculer l’épaisseur xP de la zone de désertion du coté
3 Couplages capacitifs
33
V diode
N
(Nd)
xn
xp
Q jN
Q jP
P
(Na)
ZCE
F IG . 3.6: Schéma d’école d’une jonction PN idéale
dopé P d’une jonction plane PN [54].
s
µ
¶
2εSi
Nd
xP =
.
.(Vbi + Vdiode − 2UT )
q
Na (Nd + Na )
¶
µ
Na .Nd
avec Vbi = UT .ln
n2i
(3.4)
(3.5)
La charge QjP stockée du coté P de la zone de désertion se déduit alors facilement. L’équation (3.6)
explicite ce calcul. Cette équation servira au calcul de la charge Qbn contrôlée par la jonction avec la
couche Niso.
QjP = q.Na .xP .Sj
(3.6)
La modélisation de la charge des diodes de source et de drain sera décrite dans une section ultérieure car elle nécessite de connaître l’étendue de la zone de désertion générée par la grille.
3.3
Modélisation de la charge contrôlée par la grille en fonction de VGS
La grille contrôle une charge électrique Qg importante dans le substrat flottant du transistor. La
résolution de l’équation de Poisson (3.7) à une dimension suivant la direction x perpendiculaire à la
surface du silicium permet d’évaluer le champ électrique et le potentiel du semi-conducteur :
∂E
ρ(x)
∂2ψ
=
=−
∂x2
∂x
εSi
(3.7)
où ψ est le potentiel et E le champ électrique dans le silicium et ρ la densité de charge (3.8) :
ρ(x) = q(pp − np − Na + Nd )
!
µ
µ
¶
¶
ψ
ψ
n2i
n2i
exp
(3.8)
= q Na exp −
−
− Na +
UT
Na
UT
Na
Ã
L’intégration de l’équation (3.7) fait partie de la théorie classique de la jonction MIS [54]. En prenant
comme condition aux limites la neutralité du silicium en profondeur, on peut calculer en fonction du
34
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
potentiel de surface ψS , à l’interface de l’oxyde de grille, la densité de charge totale Qg contrôlée par
la grille (3.9) :
v¯
Ã
u¯
µ
¶
µ
µ
¶
¶!¯¯
u¯
n2i
ψS
ψS
ψS
ψS
¯
t
Qg = sign(ψS ) ¯2kT εSi Na exp −
+
− 1 + 2 exp
−
−1
¯ (3.9)
¯
¯
UT
UT
Na
UT
UT
La figure 3.7 montre la charge contrôlée par la grille telle qu’elle est calculée avec l’équation
(3.9). La courbe Qg montre la charge totale alors que les deux autres montrent la part des trous (h+ )
et des électrons (e− ). Cette distinction sera très importante par la suite. On retrouve également sur
cette figure les différents régimes de fonctionnement de la capacité MOS :
– Accumulation : une charge surfacique constituée de trou est accumulée sous la grille
– Désertion : le volume du silicium situé sous la grille est déserté sur une profondeur plus ou
moins importante
– Inversion : une charge surfacique d’électron s’accumule sous la grille
– Inversion forte : la charge d’inversion devient prépondérante et masque celle de désertion. La
densité des électrons dans la zone d’inversion forte est supérieure à celle des dopants de type P.
La tension appliquée sur la grille à la transition entre les régimes d’accumulation et de désertion
est appelée tension de bande plate (VFB ). Cette tension assure la neutralité électrique du silicium.
L’équation (3.10) donne une évaluation de cette tension où Φms représente la différence de travail de
sortie de la grille et du silicium et QSS la densité de charge d’interface [33]. Par la suite, on considère
que la tension de bande plate est égale à -1V.
VF B = Φms −
QSS
Cox
(3.10)
La tension appliquée sur la grille lors de la transition entre le régime de désertion et celui d’inversion forte est quant à elle appelée tension de seuil (VT ) du transistor. C’est la tension à partir de
laquelle le canal est considéré comme créé et que le transistor entre en mode de conduction. On retrouve le potentiel de surface au passage en régime de forte inversion, correspondant à deux fois le
potentiel de Fermi φF du substrat.
La figure 3.8 montre comment s’opèrent les déplacements de charge lors de l’établissement des
différents régimes. Seuls les déplacements de trous concernent le substrat. Les électrons sont quant à
eux principalement issus de la source et du drain. Il en résulte que le calcul de la charge Qbg contrôlée
par la grille peut se résumer à la seule prise en compte des trous.
La charge Qg a été calculée en fonction de ψS . La différence entre VG et ψS est égale à la tension
au travers de l’oxyde de grille (fig. 3.9). Puisque l’on connaît la charge sur l’une des électrodes de
3 Couplages capacitifs
35
inversion
forte
accumulation
désertion et inversion
2φ F
F IG . 3.7: Charge contrôlée par la grille en fonction du potentiel de surface ψS à l’interface oxyde-silicium
(MATLAB)
Grille
VFB >VG
N+
0V
Grille
VFB<VG<VT
N+
0V
h+
P (0V)
(a) Accumulation
N+
0V
e-
Grille
VG >VT
e-
h+
P (0V)
N+
0V
N+
0V
(b) Désertion et inversion
e-
eP (0V)
N+
0V
(c) Inversion forte
F IG . 3.8: Déplacement des charges dans un MOSFET lors de la mise en place d’un régime de polarisation de
la grille
l’oxyde de grille, on peut déduire la tension Vox aux bornes de l’oxyde. Si on prend le potentiel de
source comme référence (VS =0V) et que l’on pose VBS =0V, alors on obtient l’équation (3.11).
VGS = VF B + ψS + Vox = VF B + ψS + sign(ψS )
|Qg |
Cox
(3.11)
Si on ne considère plus VBS nulle, alors l’équation (3.11) demeure valide mais l’expression de
Qg est modifiée. L’équation (3.12) correspond à la nouvelle écriture de Qg si on prend pour potentiel
36
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
x
Grille
P (0V)
C ox
Qg
y
Vox ψS
F IG . 3.9: Vue en coupe de la capacité de grille
de référence la source à 0V.
Qg (ψS , VBS ) =
v¯
Ã
u¯
µ
¶
µ
µ
¶
¶!¯¯
2
u¯
n
ψ
−
V
ψ
−
V
ψ
ψ
¯
S
BS
S
BS
S
S
+
− 1 + i2 exp
−
−1
sign(ΨS )t¯2kT εSi Na exp −
¯
¯
¯
UT
UT
Na
UT
UT
(3.12)
Par l’équation (3.11) on peut aboutir à une expression analytique simple de VGS en fonction de
ψS mais elle est difficilement inversible. Néanmoins, on déduit de l’équation (3.11) que l’évolution
de VGS en fonction de ψS est monotone. Il est donc possible avec un processus itératif (dichotomie)
tel celui présenté dans la figure 3.5 de calculer la valeur de VGS en fonction de ψS (fig. 3.10).
inversion forte
Qg
accumulation
VB =0,5V
désertion
Q bg(h+)
VB =0V
VB (-0,5V à 0,5V)
VB =-0,5V
F IG . 3.10: Evolution de la charge contrôlée par la grille et potentiel de surface ψS en fonction de VGS et VBS
(MATLAB)
3.4
Modélisation de la charge stockée dans les ZCE des jonctions de source et de drain
Le calcul des charges contrôlées par la source et par le drain doit prendre en compte deux zones
pour chacune des jonctions : la première est parallèle à la surface du silicium, et la seconde est
4 Simulation des régimes transitoires
37
perpendiculaire au canal. La manière la plus simple de les modéliser consiste à considérer que chacune
des deux jonctions est constituée de deux diodes planes. Il suffit alors de faire la somme des charges
contrôlées par chaque élément.
Cependant, les parties verticales de ces jonctions présentent une particularité : leur zones de
charge d’espace recouvrent celle de la grille. Afin de ne pas comptabiliser deux fois une même charge
il est important de définir comment s’effectue le partage.
Poly-silicium N
>VT
N+
(0V)
x dep
Qbg
Qbs
Qbd
N+
(Vd>Vdsat)
F IG . 3.11: Partage de charge entre la grille, la source et le drain
La méthode retenue est très simple (fig. 3.11) : on retire l’épaisseur Xdep de la ZCE de la grille
à la longueur des jonctions source-substrat et drain-substrat. La charge contrôlée par la grille s’étend
alors sur toute la longueur du canal. Cette façon d’effectuer le partage des charges est valide ici car
on ne considère que la charge stockée du côté du substrat. Dans les modèles complets des transistors
(BSIM4 par exemple), il est important de distinguer de manière plus fine la charge contrôlée par le
drain (et la source) de celle contrôlée par la grille car cela influe grandement les capacités de jonction
et de grille vues de l’extérieur.
4
Simulation des régimes transitoires
Cette section a pour but de proposer une simulation du point mémoire pendant l’écriture et l’ef-
facement. Cette simulation nécessite plusieurs éléments :
– Les couplages capacitifs : ils vont régir l’évolution du potentiel de substrat en fonction des
transferts de charges ;
– Les courants de diode : ils interviennent lors de la saturation de l’écriture et lors de l’effacement.
Ils ont également un rôle de premier ordre lors de la rétention.
– Le courant de conduction du transistor MOS et le courant d’ionisation par impact.
38
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
L’utilisation de ces différents éléments permet à l’aide d’un algorithme adapté de calculer l’évolution
en fonction du temps du potentiel de substrat lors des phases d’écriture et d’effacement.
4.1
Algorithme de calcul des régimes transitoires
Polarisation initiale
Vs, Vd, Vg, Vn, et Vb connus
t=0
Calcul de la charge initiale Qb(0)
Calcul de Id, Iii, Ibd, Ibs et Ibn en fonction de
Vs(t), Vd(t), Vg(t), Vn(t) et Vb(t)
∆Qb= (Iii-Ibd-Ibs-Ibn).∆t
Qb(t+∆t)=Qb(t)+∆Qb
Calcul de Vb(t+∆t) en fonction de
Vs(t+∆t), Vd(t+∆t), Vg(t+∆t), Vn(t+∆t) et Qb(t+∆t)
t<tmax
t=t+∆t
t>tmax
FIN
F IG . 3.12: Algorithme de simulation en transitoire du point mémoire
L’algorithme utilisé pour simuler le point mémoire en transitoire est présenté sur la figure 3.12.
Un tel algorithme est simple à mettre en oeuvre, cependant, sa précision dépend fortement du pas
de simulation ∆t . Une valeur trop importante de celui-ci conduit à une baisse de précision, voir une
divergence du modèle lorsque les courants sont trop importants. En revanche, une réduction trop
importante de ∆t se traduit par un temps de simulation extrêmement long. Pour palier ces limitations,
un pas de simulation ∆t variable va être utilisé : si les variations des potentiels VS , VD , VG et Vniso
sont nulles et que ∆QB est très faible, alors le pas de simulation est augmenté. Ce mécanisme permet
d’augmenter le nombre de points de simulation lors des transitions rapides et de ne simuler que
quelques points lorsqu’il ne se passe rien.
4.2
Modélisation du courant de jonction PN
La caractéristique I=f(V) d’une diode peut être divisée en quatre régimes (fig. 3.13) :
– V<0 : régime de génération thermique
4 Simulation des régimes transitoires
39
– V faiblement positif : régime de recombinaison thermique
– V positif : régime de diffusion
– V très positif : régime de forte injection puis régime ohmique
modèle réaliste
modèle idéal
Régime de forte injection
Courant de diffusion
Va
Courant de génération
Id
Courant de recombinaison
F IG . 3.13: Courbe typique du courant au travers d’une jonction PN (J0 =1.10−5 A.m−2 , Sj =1µm2 et τgr
=0,1µs)
L’équation (3.13) propose une modélisation du courant de diode [16]. J0 est la densité de courant
d’obscurité, τgr la durée de vie effective de génération-recombinaison, Sj la surface de la jonction, Wj
la largeur des zones de désertion (Wj = xN + xP ) sur la figure 3.6) et Vdiode est la tension appliquée
aux bornes de la jonction PN. Le premier terme de l’équation modélise le courant de diffusion et
d’injection forte alors que le deuxième modélise le courant de génération et recombinaison. La figure
3.13 montre les différents modes de polarisation simulés.
Idiode
³ 2φ ´
J0 Sj
F
exp
=
2
UT
"s
#
¶
´
³V
³ 2φ ´µ
F
diode
−1 −1
exp
1 + 4exp −
UT
UT
¶
µ
Vdiode
−1
exp
qni Wj Sj
UT
µ
¶
+
.
Vdiode
τgr
exp
+1
2UT
(3.13)
La comparaison des caractéristiques simulées et mesurées des jonction drain et source d’une
part et de la jonction niso d’autre part est présentée sur la figure 3.14. Le courant de diffusion est
correctement modélisé dans les deux cas. En revanche, il n’est pas possible de valider la simulation
40
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
des courants de génération et de recombinaison car le seuil de sensibilité de l’instrument de mesure
(HP4155B) ne permet pas de les mesurer. Dans le cas de la jonction niso, le seuil de la mesure est plus
bas car 384 jonctions étaient connectées en parallèle contre seulement 10 dans le cas de la jonction
de drain.
(a) Jonction de drain (J0 =1.10−6 A.m−2 , et τgr =0,1µs)
(b) Jonction de niso (J0 =3.10−7 A.m−2 , et τgr =0,1µs)
F IG . 3.14: Comparaison modèle - mesures (à 25o C)
Lorsque la tension appliquée aux jonctions devient trop importante (Vdiode >0,8V), la modélisation commence à ne plus correspondre aux mesures. Ceci est dû au fait que le régime de forte
injection n’est pas pris en compte dans la modélisation. Cependant, ce régime ne correspond à aucun
mode de fonctionnement de la mémoire 1T-BULK, la limitation du modèle dans ces régimes n’a donc
pas d’impact dans cette application.
4.3
Modélisation du courant d’ionisation par impact
Le mécanisme d’écriture utilise l’ionisation par impact. L’intensité du courant d’ionisation par
impact Iii dépend au premier degré du courant de drain IDS comme cela est mis en évidence dans
l’équation (2.3). Une modélisation de ce courant est donc nécessaire.
Dans le cadre de l’écriture, seule la modélisation du régime de saturation du transistor MOS en
inversion forte est nécessaire. Les modes de conduction sous le seuil (inversion faible) et en régime
ohmique ne présentent pas d’intérêt ici. L’expression de IDS qui sera a utilisé est fournie par l’équation
(3.14) où µ est la mobilité des porteurs dans le canal [33] :
Ids =
¢2
W.µ.Cox ¡
Vgs − VT
2.L
(3.14)
Cette équation est valable lorsque VDS >VDSAT et VGS >VT . Elle ne tient pas compte de nombreux
effets parasites tels les effets de canal court, de réduction de la mobilité des porteurs, etc. Cette li-
5 Prise en compte de la température
41
mitation n’est pas gênante car le but n’est pas de modéliser précisément le courant de conduction
du transistor sur toute la gamme de fonctionnement mais seulement pour la polarisation utilisée en
écriture. Les effets de substrat apparaissent dans cette équation à travers le terme VT , qui peut être
calculé à l’aide de l’équation (3.15) que l’on peut déduire des équations (3.11) et (3.12).
p
2.q.εSi .Na .(2φF − VBS )
VT = VF B + 2φF +
Cox
(3.15)
Afin de modéliser le courant d’ionisation par impact, l’équation (3.16) est utilisée. La valeur du
coefficient M peut se calculer à partir de l’équation (3.17), qui est une variante de l’équation (2.3), où
Ei et Fi sont des constantes liées à la technologie.
Iii = (M − 1)Ids
(3.16)
F
− V −Vi
DS
DSAT
avec M − 1 = Ei (VDS − VDSAT )e
(3.17)
La comparaison de la valeur (M-1) ainsi simulée avec celle mesurée sur un dispositif réel montre que
sur la gamme de fonctionnement utilisée en écriture (VDS >1,5V) la modélisation est cohérente (fig.
3.15).
F IG . 3.15: Comparaison de la valeur du coefficient (M-1) simulé avec celle mesurée sur un transistor NMOS
L=0,1µm et W=0,22µm- Ei =1V−1 et Fi =10V
5
Prise en compte de la température
Il peut être intéressant dans certains cas de faire des simulations à des températures différentes de
27o C. Le modèle développé ici permet dans une certaine mesure de prendre en compte la température.
42
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
Ainsi le calcul des couplage capacitif s’adapte facilement aux changements de température car seule la
variable ni nécessite une adaptation en fonction de la température. Une approche de la modélisation du
courant de diode en fonction de la température a également été réalisée. Les modifications apportées
concerne le calcul de la valeur du courant d’obscurité des jonctions. Quant aux courants de drain
lors de l’écriture et celui d’ionisation par impact, leur dépendance à la température n’est pas prise en
compte.
L’intégration dans ce modèle des effets de la température est donc incomplète et a pour unique
rôle de permettre d’avoir un aperçu de l’évolution de certain phénomènes, la rétention notamment, en
fonction de la température.
5.1
Calcul de Eg et ni en fonction de T
Le calcul de la valeur de l’énergie de gap du silicium en fonction de la température est fait à l’aide
de l’équation (3.18) [54].
Eg (T ) = Eg (0) −
4, 73.T 2
T + 636
(3.18)
La dépendance de ni en fonction de la température est donnée par l’équation (3.19) [54]. A partir
de cette relation et d’une valeur de référence prise à une température de 300K, on calcule la valeur de
ni en fonction de la température (eq. 3.20).
5.2
ni ∝ T 3/2 exp−Eg (T )/2kT
µ
¶
T 3/2
exp(Eg (300)/600k−Eg (T )/2kT )
ni (T ) = ni (300).
300
(3.19)
avec ni (300) = 1, 054.1016 m−3
(3.21)
(3.20)
Calcul de J0 en fonction de T
Dans une jonction abrupte PN+, le courant d’obscurité peut se calculer de manière approchée par
l’équation (3.22) dans laquelle la constante de diffusion des électrons Dn et la densité intrinsèque de
porteurs ni dépendent de la température. τn représente la durée de vie des électrons et Na la densité
d’accepteurs dans la zone P [54].
J0 ≃ q
r
Dn n2i
τn N A
(3.22)
La dépendance en température du terme Dn /τn s’exprimant en Tγ où γ est une constante, et en
considérant l’équation (3.20) pour le calcul de ni , on peut décrire la dépendance en température du
courant d’obscurité de la jonction avec l’équation (3.23).
¶
µ
Eg
3+γ/2
J0 ∝ T
exp −
kT
(3.23)
6 Simulations avec le modèle comportemental
43
On peut déduire à partir de cette dernière équation une relation entre la valeur de J0 à une température
T et celle extraite précédemment à T=298K.
µ
¶3+γ/2
µ
(T − 298)Eg
298kT
µ
¶
(T − 298)Eg
J0 (T ) ≃ J0 (298K).exp
298kT
J0 (T ) ≃ J0 (298K).
T
298
exp
¶
(3.24)
(3.25)
Lorsque T est proche de 298K, le facteur en exponentiel est prépondérant, il est donc possible d’utiliser l’équation (3.25) pour approcher la valeur de J0 (T). C’est cette équation qui est utilisée par la
suite.
Les effets de la température sur le comportement du point mémoire sont discutés dans le chapitre
3.
6
6.1
Simulations avec le modèle comportemental
Modèle électrique du point mémoire
Grille
Source
Vg
Ids
Vs
Vd
Is
Id
Drain
Iii
Cbg
Ibs
Qbg
Ibd
Qbs
Substrat
flottant
Vb
Cbs
Qbd
Cbd
Ibn
Qbn
Cbn
Vn
Niso
F IG . 3.16: Schéma électrique du modèle analytique
Le modèle qui a été utilisé pour faire les simulations suivantes est présenté sur la figure 3.16. Les
courants Ibn , Ibs , et Ibd sont calculés à partir de l’équation (3.13), le courant Ids à partir de l’équation
(3.14) et le courant Iii à partir de l’équation (3.16). Les charges Qbs , Qbd et Qbn sont calculées à
44
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
l’aide de l’équation (3.6). La charge Qbg se calcul grâce à un processus itératif par dichotomie à
l’aide notamment de l’équation (3.12).
6.2
Simulation de l’écriture
L’un des objectifs annoncés de la modélisation analytique était de permettre l’optimisation des
points de fonctionnement. On a utilisé le modèle dans ce but afin de comprendre l’impact des conditions d’écriture. Le paramètre sur lequel on a agit est la polarisation du drain. On s’intéresse dans
Modes
Source
Drain
Grille
Niso
Ecriture
0V
VD
1V
0,6V
Rétention
0V
0V
0V
0,6V
VB en rétention en V
TAB . 3.1: Conditions de polarisation utilisées pour simuler l’écriture
Etat écrit
Etat effacé "0"
Vdrain lors de l’écriture en V
Vdrain lors de l’écriture en V
(a) Potentiel de substrat en rétention
(b) Nombre de charges injectées
F IG . 3.17: Variation de la marge d’écriture en fonction de la tension d’écriture - conditions d’écriture : VS
=0V, Vniso =0,1V et VG =1,2V pendant 5ns - conditions de rétention : VS =VD =VG =0V et Vniso =0,1V
(MATLAB)
un premier temps non pas à l’aspect rapidité de l’écriture, mais au niveau de l’état écrit lorsque la
polarisation de rétention est rétablie. L’écriture nécessite une tension VDS élevée. On a donc simulé
des cycles effacement/écriture avec différente polarisations de drain en écriture, les autres conditions
de polarisation sont rappelées dans le tableau 3.1. Le temps d’écriture utilisé dans cette simulation est
de 5ns.
6 Simulations avec le modèle comportemental
45
Vécriture = 2,4V
état écrit
Vécriture = 2V
Vécriture = 1.6V
état effacé
état non écrit
F IG . 3.18: Simulation de l’opération d’écriture en transitoire (MATLAB)
Le résultat de la simulation présenté sur la figure 3.17 montre qu’en dessous d’un certain seuil
pour la tension VDS , 1,8V ici, l’écriture perd son efficacité. Cela est dû à la faible efficacité de l’ionisation par impact quand la tension VDS est insuffisante (fig. 3.15). On observe également que lorsque
VDS augmente trop, le niveau écrit diminue également. L’origine de cette diminution n’est pas liée à
l’ionisation par impact mais au couplage capacitif du drain qui devient trop défavorable lorsque son
potentiel passe du niveau de rétention à celui d’écriture. Une simulation du régime transitoire pour
différentes polarisation d’écriture permet de mettre évidence ces phénomènes (fig. 3.18) : dans le cas,
d’un potentiel de drain de 1,6V, le temps d’écriture ne permet pas d’arriver à saturation. Dans le cas
d’un potentiel de drain de 2,4V, les couplages capacitifs sont plus défavorables lors des transitions
entre mode de rétention et mode d’écriture que lorsqu’un potentiel de 2V est appliqué.
6.3
Simulation de l’effacement
L’effacement du point mémoire 1T-BULK consiste à évacuer les charges du substrat flottant en
polarisant en direct la diode source-substrat. L’efficacité de l’effacement va donc dépendre des couplages capacitifs et de la diode de jonction de la source.
6.3.1
Etude de l’effacement en mode transitoire
La figure 3.19 montre le résultat de la simulation en transitoire de l’effacement. La polarisation
d’effacement est appliquée pendant 8ns, le reste du temps, c’est la polarisation de rétention qui est
appliquée (tab. 3.2). De même que pour l’opération d’écriture, l’influence des couplages capacitifs
est importante lors de l’effacement et tend à réduire la marge d’effacement. Ainsi lors du changement
de polarisation entre le mode de rétention et celui d’effacement, le potentiel VB du substrat flottant
46
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
Modes
Source
Drain
Grille
Niso
Effacement
-1,2V
0V
-1,2V
0,6V
Rétention
0V
0V
0V
0,6V
TAB . 3.2: Conditions de polarisation utilisées pour simuler l’effacement
∆V effectif
(a) Courant au travers de la jonction source-substrat
Idiode
(b) Potentiel du substrat VB en rétention
F IG . 3.19: Modélisation de l’effacement du point mémoire 1T-BULK (MATLAB)
diminue fortement. La marge d’effacement s’en trouve réduite d’autant.
En revanche, contrairement à l’écriture, l’opération d’effacement ne présente pas de phénomène
de saturation qui vient mettre fin au transfert de charge : ce dernier diminue rapidement avec le
temps mais ne s’annule pas. Cependant, au bout de quelques nanosecondes, le courant au travers
de la jonction source-substrat (fig. 3.19(a)) est tellement faible (<10nA) que l’on peut considérer
l’effacement comme terminé.
6.3.2 Polarisation d’effacement
La modélisation comportementale montre que plus la tension d’effacement appliquée à la source,
est basse, plus l’opération est efficace (fig. 3.20). La marge d’effacement correspondant à l’écart entre
le potentiel de substrat à l’état 0 et à l’état 1. Cette marge augmente lorsque VS =VG diminue. On
voit également que pour un potentiel de source supérieur à un certain seuil (-0,7V ici), l’effacement
n’a plus d’effet : le couplage capacitif de la source ne permet plus une polarisation directe suffisante
de la diode source-substrat pour évacuer des charges de façon significative. De plus, une tension
d’effacement d’au plus -1,2V est nécessaire pour amener le potentiel de substrat à un niveau inférieur
à son potentiel d’équilibre (environ 0V).
47
VB en rétention en V
7 Mécanismes de rétention
Etat écrit "1"
Etat effacé "0"
(a) Potentiel de substrat VB
(b) Nombre de charges injectées
F IG . 3.20: Variation du niveau de l’état effacé en fonction du potentiel de la source lors de l’effacement -
conditions d’effacement : VG =VS , VD =0V et Vniso =0,1V pendant 5ns - conditions de rétention : VS =VD
=VG =0V et Vniso =0,1V (MATLAB)
6.4
Le potentiel de l’isolation N enterrée (niso)
Le potentiel Vniso a une influence importante d’une part sur les couplages capacitifs, et d’autres
part sur le potentiel d’équilibre et donc, le temps de rétention du point mémoire. La marge totale
(écriture + effacement), le potentiel d’équilibre et le nombre de charge stockée (différence entre les
états écrit et effacé) ont été simulés pour différentes valeur de Vniso (fig. 3.21).
Lorsque Vniso est négatif, ce n’est plus la jonction source-substrat qui provoque la saturation de
l’écriture mais la jonction niso-substrat. En conséquence, le niveau d’écriture diminue rapidement
avec Vniso ce qui explique la faible marge obtenue pour cette polarisation du niso. Lorsque Vniso est
positif, la diminution de la marge totale est due à la perte d’influence de la capacité de couplage de la
jonction substrat-niso sur le substrat. En effet, cette capacité diminue lorsque la polarisation inverse
de la jonction augmente. Elle perd donc son rôle de stabilisation du potentiel VB du substrat ce qui
réduit à la fois l’efficacité de l’effacement, et celle de l’écriture.
Cette simulation tend donc à montrer que la valeur idéale de Vniso est 0V.
7
Mécanismes de rétention
La rétention du point mémoire est son aptitude à conserver les charges qui y ont été stockées pen-
dant un temps plus ou moins long. Plus ce temps sera important, meilleures seront les performances
du point mémoire. On peut définir le temps de rétention de la manière suivante : c’est le temps au
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
VB en rétention en V
48
Etat écrit
Etat effacé
Etat d’équilibre
Vniso en V
Vniso en V
F IG . 3.21: Variation de la marge totale en fonction du potentiel Vniso - conditions d’écriture : source à 0V,
drain à 2V, grille à 1,2V durée : 5ns - conditions d’effacement : grille et source à -1,2V et drain à 0V, durée :
5ns - conditions de la rétention : tout à 0V sauf le niso (MATLAB)
bout duquel, l’amplitude de la donnée atteint la limite de sensibilité du système de lecture. Dans notre
cas, la donnée est lue sous la forme d’un courant alors qu’elle est stockée sous une forme de charge.
La conversion nécessaire est difficile car elle nécessite une connaissance importante des paramètres
physiques du composant. Nous allons donc nous contenter d’une autre définition : le temps de rétention est le temps au bout duquel le potentiel de substrat VB est réduit de moitié. La simulation
s’accommode bien de cette définition pour évaluer le temps de rétention. En revanche, la mesure du
temps de rétention (chapitre 3) se fait bien sur le courant de lecture.
Lorsqu’un point mémoire est au repos, la polarisation qui est appliquée sur ses différentes électrodes est appelée polarisation de rétention. Cette polarisation doit permettre de limiter la consommation statique d’énergie du point mémoire. Elle doit aussi, dans la mesure du possible, limiter les
opérations de charge et décharge des capacités de grille, drain et source. Enfin, cette polarisation
doit optimiser le temps de rétention. Dans cette section, nous allons considérer la polarisation la plus
simple : le potentiel nul (0V) est appliqué à toutes les électrodes du point mémoire.
Lors de la phase de rétention, l’excès ou le déficit de trou dans le substrat flottant va se résorber pour permettre un retour à l’équilibre thermodynamique. La valeur du potentiel d’équilibre va
dépendre des différents courants de fuite entre le substrat et les autres éléments du transistor.
Que ce soit en technologie SOI ou sur silicium massif, la principale source de fuite de la charge
est constituée des fuites des différentes jonctions. Les isolants latéraux (STI) sont, grâce à leurs épais-
7 Mécanismes de rétention
49
seurs, quasiment idéaux. Les fuites par courant tunnel à travers l’oxyde de grille (et l’oxyde enterré
dans le cas du SOI) sont aussi négligeables à cause de son épaisseur [31]. La figure 3.22 est tirée d’une
simulation électrique 2D du point mémoire qui met en évidence que le siège des recombinaisons se
situe au niveau des jonctions PN.
Etat 0
Recombinaison
SRH
0V
0V
Etat 1
0V
0V
0V
Recombinaison
SRH
0V
0V
0V
F IG . 3.22: Simulation électrique 2D en condition de rétention : taux de recombinaison (ISE)
Grille
Vg
Cg=f(Vgs,Vds,Vbs)
Source Vs
Diode Source-Bulk
Vd Drain
Vb
Diode Drain-Bulk
Bulk
Diode Niso-Bulk
Vn
Niso
F IG . 3.23: Circuit équivalent du point mémoire 1T-BULK pendant la phase de rétention
Chacune des trois jonctions Dx , qui isolent le substrat flottant, a sa propre polarisation Vbx (fig.
3.23). La somme du courant à travers chacune des trois jonctions, que nous appellerons courant de
fuite, va permettre de définir la variation du potentiel de substrat VB . Ce courant de fuite peut-être
positif ou négatif en fonction de la nature de la charge stockée (excès ou déficit de trou). Lorsque sa
valeur devient nulle, alors l’état d’équilibre est atteint.
La figure 3.24 montre l’évolution du potentiel de substrat VB en fonction du temps. Cette figure
a été réalisée avec les différents éléments de modélisation présentés précédemment.
La charge initiale du substrat est perdue plus rapidement lorsque celui-ci est polarisé positivement
(par rapport aux électrodes du point mémoire) en début de rétention. Cela est dû au fait que les
jonctions ont alors une polarisation directe. Le courant de fuite est donc constitué de la somme du
courant de diffusion et de recombinaison des diodes. Plus le potentiel de départ est élevé, plus ces
courants sont importants. Dans ce cas, la durée du retour au potentiel d’équilibre du substrat ne dépend
50
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
F IG . 3.24: Evolution du potentiel de substrat d’un point mémoire 1T-BULK en rétention à 25◦ C avec VS
=VD =VG =0V et Vniso =0V pour différentes valeurs initiales de VB (MATLAB)
pas de sa polarisation initiale (fig. 3.24).
En revanche dans le cas d’une polarisation initiale du substrat négative, le potentiel du substrat
demeure stable très longtemps. Ce phénomène s’explique par le fait que les différentes jonctions
étant en polarisation inverse, le seul courant qu’elles laissent passer est un courant de génération. Ce
courant est très faible et ne dépend presque pas de la polarisation appliquée à la jonction. La variation
de la charge stockée va donc être linéaire et la durée nécessaire au retour à l’équilibre ne sera fonction
que de la charge initiale (fig. 3.24).Ce mécanisme de rétention va favoriser l’état "0" par rapport à
l’état "1".
Un second point intéressant à noter est que puisque les courants de fuite qui régissent le mode de
rétention sont tous des courants de fuite de jonction, ils sont fortement dépendants de la température.
On peut donc s’attendre à un temps de rétention beaucoup plus faible lorsque la température du point
mémoire sera élevée.
8 Les transistors bipolaires parasites
8
8.1
51
Les transistors bipolaires parasites
Les transistors bipolaires dans le point mémoire 1T-BULK
L’architecture du point mémoire 1T-BULK a pour conséquence d’introduire plusieurs transistors
bipolaires entre les différents noeuds le constituant (fig. 3.25). Ces transistors sont au nombre de
quatre :
– Source - Substrat (bulk) - Niso : BIP1,
– Source - Substrat (bulk) - Drain : BIP2,
– Drain - Substrat (bulk) - Niso : BIP3,
– Substrat (bulk) - Niso - Substrat (circuit) : BIP4.
N+
BIP2
BIP1
N+
BIP3
P
BIP4
N
P
F IG . 3.25: Transistors bipolaire parasites du point mémoire 1T-BULK
Les trois premiers sont des transistors de type NPN alors que le quatrième est un PNP. Etant données les faibles dimensions du point mémoire, la longueur de la base des trois transistors NPN est
suffisament faible pour permettre un gain non négligeable.
Le transistor BIP2 est déjà naturellement présent dans un transistor NMOS classique. Cependant,
le substrat d’un NMOS étant toujours connecté au potentiel le plus bas, dans un circuit standard,
ce transistor n’entre jamais en régime de conduction car la tension VBE est toujours nulle. Dans le
cas de la 1T-BULK, cette condition n’est plus vérifiée. En effet, durant les opérations d’écriture et
d’effacement, la diode source-substrat (Emetteur-Base du transistor BIP4) est en polarisation directe.
Les transistors BIP1 et BIP2 peuvent donc être activés et entrer en conduction. En revanche, à aucun
moment la diode substrat-niso ne se trouve en polarisation directe. Le transistor BIP4 n’est donc
jamais dans une situation où il est en mode "passant". Pour les mêmes raisons, le transistor BIP3 n’est
jamais "passant" lui non plus. Nous allons évaluer les effets des transistors BIP1 et BIP 2 pour deux
52
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
situations : l’écriture et l’effacement.
Afin d’évaluer la conséquence de ces deux transistors bipolaires parasites, on les a intégrés au
modèle du point mémoire. La figure 3.26, où β est le gain du transistor, représente un modèle qui
permet de simuler simplement leurs influences. Il n’est valide que dans le cadre d’une polarisation
spécifique : VBE >0 et VCE >0. Cette contrainte est respectée dans la phase d’écriture tant que Vniso
>0.
β IB
Emetteur
Collecteur
IE
IB
IC
Base
F IG . 3.26: Circuit équivalent du transistor bipolaire suivant une version simplifiée du modèle d’Ebers-Moll
[49]
Une difficulté dans l’intégration des deux transistors bipolaires est qu’ils partagent la même jonction base-émetteur. Un partage des courants IB et IE est donc nécessaire. Le transistor BIP1 entraîne
un courant parasite au niveau de la jonction niso. Mais on peut supposer que le transistor BIP2 a une
influence plus importante sur le fonctionnement du point mémoire en écriture et en effacement : sa
tension VCE , égale à VDS , est suffisante pour que les électrons injectés dans la base gagnent suffisamment d’énergie pour provoquer éventuellement un phénomène d’avalanche, similaire à l’ionisation
par impact, au niveau de la jonction base-collecteur. On n’a donc considéré par la suite que le transistor BIP2, dont le courant de collecteur participe à l’ionisation par impact, ce qui constitue un pire
cas.
Les équations (3.26) et (3.27) permettent d’intégrer ce nouvel effet au modèle précédemment
décrit.
IC =
β
IE
1+β
Iii = (M − 1).(Ids + IC )
(3.26)
(3.27)
Il a été possible de mesurer le gain de transistor bipolaire vertical (BIP1). Un gain β égal à 2,5 a été
mesuré pour différentes polarisations de base et de collecteur (fig 3.27). En revanche, aucune structure
de test n’était adaptée à la caractérisation du transistor bipolaire horizontal (BIP2).
8.2
Effets des transistors bipolaires lors de l’écriture
Lors de l’écriture, deux transistors bipolaires sont activés : BIP1 et BIP2 (fig. 3.28). Puisque ces
transistors entrent en conduction lorsque leur diode émetteur-base (source-substrat ici) est en polari-
53
VBC =-0,5V
gain β
VBC =0V
VBC =0,5V
VBC =1V
I C en µA
8 Les transistors bipolaires parasites
VBE =0,8V
VBE =0,78V
VBE =0,76V
VBE en V
VCE en V
(a) Gain β en fonction de VBE
(b) Caractéristique IC =f(VCE )
F IG . 3.27: Caractéristiques mesurées du transistor bipolaire vertical BIP1 à 25o C sur un point mémoire en
technologie CMOS 90nm
0V
Ib
Ic1
2,5V
Id+Ic2
BIP2
Iii
BIP1
h+
Vb
Vniso > 0V
0V
F IG . 3.28: Transistors bipolaires actifs pendant la phase d’écriture
sation directe, ils ne commencent à jouer un rôle important que lorsque l’écriture arrive à saturation.
Le transistor BIP1 a pour effet de générer un courant de conduction entre la source et le niso. Quant
au transistor BIP2, il génère un courant de conduction entre la source et le drain.
La simulation de l’écriture en prenant en compte les effets bipolaires (fig. 3.29) montre que le
temps d’écriture n’est pas affecté. En revanche le niveau de saturation atteint augmente avec le gain β
du transistor BIP2. Il en résulte une marge d’écriture un peu plus élevée au prix d’une consommation
d’énergie également augmentée.
8.3
Effets des transistors bipolaires lors de l’effacement
Dans le cas de l’effacement du point mémoire, les transistors bipolaires qui interviennent sont
les mêmes que pour l’écriture (fig. 3.30). Le résultat de la simulation (fig. 3.31) montre clairement
l’impact du transistor bipolaire BIP2 (équivalent à celui qu’aurait eu le BIP1) sur l’effacement : le
54
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
β croissant
β croissant
∆V effectif
(a) Courant IDS
I j source-substrat
Ic
(b) Potentiel de substrat VB
β=10
drain-substrat
I ii
β=2
β=0
(c) Courants de la jonction source-substrat, du collecteur du BIP2 et d’ionisation par impact
F IG . 3.29: Modélisation de l’écriture du point mémoire 1T-BULK en prenant en compte les transistors
bipolaires avec différents gains : β =0 ; 2 ; et 10 ; (M-1)=0,01 (MATLAB)
courant utile dans le transfert de charge qui permet l’effacement est constitué du courant de base des
transistors bipolaires. Dans le cas d’un gain β nul, la totalité du courant qui passe au travers de la
jonction source-substrat contribue à retirer des charges du substrat. Lorsque le gain augmente, cette
contribution diminue rapidement (fig. 3.31(a)). Le temps d’effacement nécessaire pour atteindre un
niveau donné est donc proportionnel à β et au temps de référence obtenu avec un gain nul. L’effet des
transistors bipolaires parasites sur l’effacement est donc très pénalisant pour le fonctionnement de la
mémoire car il réduit la marge d’effacement ou alors la vitesse de cette opération.
9 Conclusion
Pour optimiser le dessin du point mémoire 1T-BULK, il y a besoin d’un modèle formel utilisable avec les outils mis en oeuvre lors de la conception, les simulations TCAD n’étant pas adaptées
(compatibilité des outils et temps de simulation). Ce modèle, lors des simulations "circuit", évalue
l’évolution du potentiel du substrat flottant VB (eq. 3.1). Aussi ce chapitre s’est attaché à décrire
9 Conclusion
55
-1,2V
Ic2
Ib
Ic1
BIP1
0V
BIP2
h+
Vb
Vniso > 0V
0V
F IG . 3.30: Transistors bipolaires actifs pendant la phase d’effacement
I j source-substrat
Ic
drain-substrat
β=10
β=2,5
β=0
(a) Courants de la jonction source-substrat, et du col-
β=10
β=2,5
β=0
(b) Potentiel de substrat VB
lecteur du transistor BIP2
F IG . 3.31: Modélisation de l’effacement du point mémoire 1T-BULK en prenant en compte le transistor
bipolaire BIP2 avec différents gain : β =0 ; 2,5 ; et 10 (MATLAB)
les principaux phénomènes physiques qui influencent VB et les modèles formels les plus simples
pour les décrire. Chaque fois qu’il a été possible, ces modèles formels ont été vérifiés d’abord par
des simulations de dispositifs en deux dimensions puis expérimentalement sur des dispositifs pilotes.
Quelques résultats expérimentaux ont été décrits dans ce chapitre. Le chapitre suivant s’attache à
montrer expérimentalement la contribution des phénomènes physiques qui viennent d’être décrits, au
fonctionnement du point mémoire 1T-BULK.
Le but ultime est de savoir si une optimisation du dessin du transistor et des conditions électriques
de fonctionnement, permettent d’atteindre un compromis acceptable entre les phénomènes physiques
antagonistes au sein du point mémoire 1T-BULK, et de lui donner des performances suffisantes d’un
point de vue industriel. Le chapitre suivant utilise l’analyse qui vient d’être présentée pour élaborer
56
Chapitre 3 Analyse comportementale de la cellule 1T-DRAM élémentaire
des solutions d’intégration du point mémoire au sein d’un circuit mémoire.
Chapitre 4
Analyse et optimisation du
fonctionnement du point mémoire
1T-BULK
SOMMAIRE
1
Structures d’évaluation du point mémoire 1T-BULK . . . . . . . . . . . . . . .
57
2
Caractérisations du point mémoire élémentaire . . . . . . . . . . . . . . . . . .
65
3
Intégration matricielle du point mémoire . . . . . . . . . . . . . . . . . . . . .
72
4
Un nouveau point de fonctionnement . . . . . . . . . . . . . . . . . . . . . . .
83
5
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
87
Dans ce chapitre, on va s’attacher à décrire des structures de test du point mémoire 1T-BULK,
ainsi que les principes de mesure liés au test. Les résultats des mesures, et les améliorations du point
mémoire sont présentés ensuite. Chaque fois qu’il est possible, les résultats expérimentaux sont rapprochés des simulations. L’objectif de ce chapitre est de définir des conditions de fonctionnement
optimum pour le point mémoire.
1
Structures d’évaluation du point mémoire 1T-BULK
La caractérisation sur silicium du point mémoire 1T-BULK est un élément primordial dans le
développement de cette nouvelle technologie. En effet, la mesure participe à la validation du modèle
analytique de conception ; et ils donnent accès à des résultats que la simulation analytique ne permet
d’obtenir comme par exemple les effets de dispersion. Plusieurs types de structures ont été conçus
58
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
afin de permettre la mesure de ses performances. Ces structures peuvent être réparties dans plusieurs
familles :
– Points mémoire isolés réalisés avec ou sans le procédé de fabrication optimisé ;
– Points mémoire embarqués dans des circuits de test digitaux réalisés avec le procédé standard ;
– Circuits mémoire de 1Kb à 16Kb réalisés avec ou sans le procédé de fabrication optimisé.
1.1
Le point mémoire avec un procédé de fabrication standard
1.1.1 Principe
Afin de permettre la compréhension des phénomènes physiques associés au point mémoire 1TBULK, des structures de test n’utilisant que des implantations dites standard ont systématiquement
été utilisées sur les circuits de caractérisation. En effet, le procédé optimisé n’était pas disponible à la
date de conception des circuits de test. L’isolation latérale est réalisée avec les caissons N des PMOS
quant à l’isolation verticale, c’est une implantation enterrée de type N qui est utilisée (fig. 4.1). Cette
dernière est relativement profonde et se situe très en deçà de l’isolant latérale en tranchée (STI). Elle
est présente dans le procédé de fabrication standard pour permettre la réalisation de transistors NMOS
avec des potentiels de substrat différents.
GRILLE
DRAIN
STI
STI
Caisson N (NWELL)
Caisson N (NWELL)
SOURCE
NISO (implantation N enterrée)
SUBSTRAT P
F IG . 4.1: Point mémoire avec une isolation standard
L’intérêt de cette solution est qu’il est possible d’obtenir rapidement des échantillons sur silicium
car leur réalisation s’inscrit alors dans le cadre de multiprojets internes à la société.
1 Structures d’évaluation du point mémoire 1T-BULK
1.1.2
59
Limitations du procédé vis-à-vis de l’étude électrique
Afin de bien cerner le domaine de validité des mesures qui ont été réalisées avec le point mémoire
en procédé standard, on a tout d’abord étudié l’impact théorique de la méthode d’isolation standard
sur son fonctionnement.
La principale différence entre les deux types de point mémoire concerne la jonction substrat-niso.
Dans le cas du procédé optimisé, elle occupe la même surface que le transistor NMOS (drain, source
et grille). Dans le cas du point mémoire avec un procédé d’isolation standard, non seulement la surface
de la jonction niso-substrat est plus importante, mais en plus, il faut lui ajouter celle de la jonction
entre le caisson N des PMOS et le substrat. Le ratio entre les surfaces respectives des jonctions nisosubstrat du point mémoire avec ces deux types d’isolation peut atteindre une valeur supérieure à 30.
La répartition des couplages capacitif s’en trouve fortement modifiée.
Paramètres
Isolation standard
Isolation optimisée
Surface diode niso
1,5µm2
0,1µm2
Surface diode latérale
2µm2
0µm2
Surface totale
3,5µm2
0,1µm2
TAB . 4.1: Paramètres de la jonction niso utilisés pour la simulation comparative
Le modèle analytique développé précédemment a été adapté afin de pouvoir prendre en compte
l’effet d’une jonction enterrée de grande surface. La modification apportée au modèle consiste à
utiliser, lors du calcul de la charge Qbn , non pas la surface du transistor seul mais la somme de celle
de la jonction niso-substrat et de celle de la jonction latérale. La simulation effectuée est basée sur
des dimensions typiques pour la technologie CMOS 90nm. Le tableau 4.1 récapitule les paramètres
de simulation de la jonction niso-substrat.
La simulation analytique montre que le couplage de la jonction niso est tel que les couplages
liés aux drain, source et grille n’ont presque plus d’influence lors des changement de polarisation
(fig. 4.2). La conséquence est que les marges entre début et fin d’écriture, et début et fin d’effacement
respectivement, sont énormes (presque 1,2V ici). Le niveau de l’état "écrit" est donc très haut de même
que celui de l’état "effacé" est très bas. Il n’est donc pas possible de comparer les performances, en
terme de marge en rétention, entre le point mémoire optimal visé et le point mémoire fabriqué avec
le procédé standard. Les marges dans le cas du procédé standard ne reflètent pas la réalité de celle du
procédé optimisé. Cependant, les phénomènes physiques qui déterminent leur fonctionnement sont
les mêmes : ionisation par impact, saturation de l’écriture, effet de substrat, rétention avec courant de
60
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
rétention
Isolation standard
écriture
effacement
rétention
rétention
Isolation optimisée
F IG . 4.2: Simulation d’un cycle écriture/effacement avec une isolation standard et une optimisée (MATLAB)
fuite de diode. Ce type de composant peut donc faciliter la caractérisation du point mémoire optimisé.
1.2
Structures d’évaluation du procédé optimisé
Le procédé optimisé consiste à ajouter une implantation N enterrée la même profondeur que les
tranchées d’isolation latérale (STI). Il permet la réalisation de points mémoire 1T-BULK dense. il
entraîne également l’apparition d’effet parasite, tels certains transistors bipolaires par exemple, qui
doivent être caractérisés. Les paragraphes suivants s’attachent à décrire les structures mises en place
pour permettre ces mesures.
GRILLE
SOURCE
N+
DRAIN
N+
Grille
0,35µm
Contact BL
Contact SL
1.2.1 Point mémoire
STI
Source
Drain
Substrat flottant P
STI
STI
STI
NISO (implantation N enterrée)
niso
SUBSTRAT P
(a) Vue schématique d’un point mémoire avec une
(b) Photo d’un point mémoire avec une isolation op-
isolation optimisée
timisée en technologie CMOS 0,13µm (Microscope
électronique à balayage)
F IG . 4.3: Le point mémoire optimisé
1 Structures d’évaluation du point mémoire 1T-BULK
61
Le tout premier élément à caractériser est le point mémoire lui-même (fig. 4.3(a)). Il a donc été
embarqué dans des structures de test avec les procédé CMOS 0,13µm et 90nm. Afin de permettre
un courant de lecture suffisant, il y a toujours 10 ou 100 points mémoire connectés en parallèle.
Différentes tailles de dispositif ont été réalisées afin d’évaluer l’impact de paramètres tels que la
longueur de canal ou l’épaisseur d’oxyde.
1.2.2
Caractérisation du transistor du point mémoire
La caractérisation du transistor composant le point mémoire est un élément très important. Elle
doit permettre, notamment, d’évaluer l’amplitude de l’effet de substrat : VT =f(VBS ), mais également
de mesurer l’efficacité de l’ionisation par impact ou les performances d’éléments parasites tels que le
transistor bipolaire horizontal (BIP2). La première méthode retenue utilisait une prise substrat adossée
STI
P+
N+
Drain
Vniso
Sub
N+
N+
P+
P
STI
N+
STI
P+
Grille
STI
Substrat flottant
Vniso
Source
Sub
Niso
substrat plaque (P)
F IG . 4.4: Structure de caractérisation du transistor du point mémoire avec la prise substrat collée à la source
à la source (fig. 4.4). Cependant cette solution ne fonctionne pas correctement : la surface du silicium
est "siliciurée", donc conductrice, ce qui a pour effet de créer un court-circuit entre la prise substrat et
la source. Il est donc impossible avec ce type de structure de discriminer le courant de source de celui
de substrat, de même que d’appliquer un potentiel différent au substrat et à la source. Néanmoins, ce
type de structure permet la caractérisations des jonctions substrat-drain et substrat-niso ainsi que celle
du transistor bipolaire vertical.
La solution la plus adaptée consiste à fabriquer le transistor du point mémoire sans la couche
niso. Ainsi il est possible d’utiliser les prises substrats standard. Malheureusement, le circuit de test
embarquant cette structure n’est pas encore fabriqué.
1.2.3
Isolation latérale
Afin de mesurer la qualité et les limitations l’isolation entre points mémoire, on a mis en place une
structure de test composée d’une matrice de point mémoire dont les substrats sont connectés à deux
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
P
P+
P
VBa
Ia
Ib
P+
P
STI
P+
VBb
Ia
STI
STI
Ib
P+
STI
VBa
VBb
STI
STI
62
P
L STI
Niso
?
Vniso
substrat plaque P 0V
F IG . 4.5: Vue en coupe de la structure d’évaluation de l’isolation N enterrée
potentiels différents en suivant un motif en damier (fig. 4.5). La dimension de cette matrice (16x48)
permet de mesurer des courants de fuite de faible amplitude.
1.3
Bancs de test
1.3.1 Banc de test statique
Le banc de mesure utilisé pour réaliser les caractérisations statiques du point mémoire est composé d’un testeur HP4155B et d’un équipement permettant de poser manuellement jusqu’à six pointes
sur une plaque de 300mm. Il est possible de modifier manuellement le temps d’intégration utilisé par
le testeur pour les mesures de courant. Ce temps pouvant descendre jusqu’à 80µs, il est possible de
réalisé des mesures dynamiques sur des durées de l’ordre de la milliseconde.
Ce banc de test a permis de mesurer les caractéristiques des jonctions et des NMOS, les effet
bipolaires parasites, les effets de substrat, et il a permis de mettre en évidence l’effet de substrat
flottant au travers de l’effet Kink.
1.3.2 Banc de test dynamique
Ce banc de mesure a servi à réaliser la caractérisation dynamique du point mémoire avec l’isolation optimisée. Tout comme le banc de test statique, il nécessite un équipement permettant de poser
manuellement jusqu’à six pointes sur une plaque. Il nécessite en outre des sources de tension, un
générateur d’impulsion programmable, et un oscilloscope (fig. 4.6). L’oscilloscope est connecté en
série avec la source. La mesure de la tension appliquée sur sa résistance interne de 50 ohms permet
de déduire le courant issue de la source du point mémoire. La chute de tension que cela implique
(50mV si IS =1mA par exemple) est acceptable dans le cadre des mesures réalisées, dans le cas
contraire, il est facile de la compenser en augmentant VG et VD . La sensibilité de ce dispositif est
suffisante pour obtenir des résultats utilisables lorsque les structures testées sont bien adaptées : de
1 Structures d’évaluation du point mémoire 1T-BULK
63
Vg
Générateur
d’impulsion à
séquences
programmables
oscilloscope
50Ω
Is
Vd
Point mémoire
Vniso
F IG . 4.6: Schéma de principe du banc de test dynamique
10 à 1000 points mémoires connectés en parallèle permettent d’amplifier le signal (1mV mesuré pour
IS =0,2µA à 2µA) . Cette technique ne donne accès qu’à des valeurs moyennes sur l’ensemble des
points mémoire, dont on suppose qu’aucun n’est défaillant et qu’il y a peu de dispersion. La fréquence
maximale à laquelle ce dispositif peut-être utilisé est limité principalement par le générateur d’impulsion et les cables utilisés pour la connectique. Le générateur utilisé ne permet pas de travailler avec
une largeur d’impulsion inférieure à 10ns. De plus, l’adaptation en impédance du dispositif n’étant
pas idéale, la résolution temporelle minimale que l’on a utilisé est de 100ns.
1.3.3
Circuit de test digital
Contrôle du drain
circuit de lecture
Contrôle de grille
Logique de
commande
Regulation 0.4V
convertisseur
courant tension
Contrôle de source
Reference
Vref
Point memoire
Vniso
Sortie
F IG . 4.7: Cicruit de caractérisation dynamique du point mémoire
Afin de permettre d’atteindre des fréquences de fonctionnement non disponibles avec le banc de
test dynamique, un circuit de test digital a été conçu (fig. 4.7). Il permet d’appliquer au point mémoire
différentes conditions de programmation à l’aide de commandes numériques. Ce circuit s’utilise avec
un testeur de circuits intégrés numériques permettant d’utiliser des programmes de test ce qui facilite
64
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
la mesure. Le courant de lecture est mesuré par comparaison à un courant de référence. Ce dispositif
permet d’atteindre une résolution de 10ns. Cependant, il n’a pas été possible de le fabriquer avec le
procédé optimisé, il a donc été utilisé uniquement avec des points mémoires réalisés avec le procédé
de fabrication standard.
1.4
Circuits mémoire
Les structures précédentes permettaient de caractériser un point mémoire isolé ou alors plusieurs
points mémoire connectés en parallèle ce qui a pour effet de lisser les variations de performances.
Pour pallier à ce problème, un circuit mémoire de 1Kb a été réalisé (fig. 4.8). Il permet d’effectuer
la caractérisation de 1024 points mémoire rapidement. Il rend donc accessible certaines informations
Circuit de contrôle des GL et SL
Décodeur d’adresse 6 bits (64 lignes)
telles que la dispersion des courants de lecture ou du temps d’écriture. Le principe de fonctionnement
Matrice de points mémoire
64 lignes et 16 colonnes :
1024 points mémoire
GL
SL
GL
SL
BL
BL
Circuit de contrôle des BL
+ circuit de lecture
Reférence de lecture
Circuit de
contrôle
Entrée : donnée à écrire
Registre à décalage 16 bits
Sortie : donnée lue
F IG . 4.8: Schéma bloc du circuit mémoire de 1Kb réalisé en CMOS 90nm avec le procédé CMOS standard
de ce circuit est proche de celui du circuit de test digital présenté précédemment. Il intègre en plus
un circuit de décodage d’adresse pour accéder aux différentes lignes de la matrice et un registre à
décalage de 16 bits qui permet de lire et écrire les 16 BL en un seul coup tout en permettant au testeur
de lire ou écrire bit par bit seulement.
Le procédé optimisé pour le point mémoire n’étant pas encore disponible au moment de la fabrication de ce circuit de test (2003), seuls des circuits avec le point mémoire avec une isolation standard
a été fabriqué. Les transistors ne bénéficiant pas d’implantation de canal spécifiques, il a également
été nécessaire de les réaliser avec une taille de grille importantes (L=0,28µm) rendue nécessaire par
2 Caractérisations du point mémoire élémentaire
65
le fait qu’initialement, ce composant est prévu pour fonctionner à une tension nominale de 2,5V.
1.5
Structures de test fabriquées
noeuds technologiques
circuit 1Kb isolation standard
+ composant seul
composant seul
avec procédé optimisé
procédé
standard
90nm
Composant seul
0,13µm
procédé
optimisé
2002
?
2003
procédé
standard
circuit de 16Kb isolation optimisée
+ composant seul
circuits de mesure dynamique
isolation standrad
2004
2005
F IG . 4.9: Circuits de caractérisation réalisés : l’emplacement des circuits correspondent aux dates de
conception et le bout des flèches à celles de sortie d’usine
La figure 4.9 résume la liste des circuits réalisés dans le but de caractériser le point mémoire. Le
dernier circuit conçu (circuit mémoire de 16Kb) n’est pas décrit ici car son but est autant de caractériser le point mémoire lui-même que d’évaluer les performances de certains points de fonctionnement
et architectures de circuit.
2
2.1
Caractérisations du point mémoire élémentaire
L’effet Kink
L’effet Kink [17] est un phénomène qui permet de mettre en évidence de manière très simple
l’effet de substrat flottant. Il s’observe en réalisant une mesure de la caractéristique ID =f(VDS ) d’un
transistor à l’aide du banc de test statique. Au-delà d’une valeur seuil de VDS , la pente du courant
de saturation change brutalement ce qui correspond à l’apparition du courant d’ionisation par impact.
Les trous injectés dans le substrat causent une augmentation du potentiel de substrat et donc une
diminution de la tension de seuil du transistor. Dans le cas d’un substrat non flottant, les trous sont
évacués par la prise substrat et forment le courant de substrat.
Dans un premier temps la mesure de l’effet Kink n’a pu être réalisée que sur un transistor avec une
isolation standard. Afin d’amplifier cet effet et de démontrer qu’il est possible d’obtenir une différence
66
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
Effet Kink
Ecriture
Effacement
VDS en V
F IG . 4.10: Mise en évidence de l’effet Kink sur un transistor NMOS avec une isolation standard - W=0,4µm,
L=0,28µm, tox =65Å, VG =1V, VS =0V, et Vniso =0,4V - 10 transistors en parallèle - temps d’intégration :
80µs par point
de courant importante, on a réalisé une mesure qui combine opération d’effacement et effet Kink (fig.
4.10) : au lieu de faire débuter la rampe de tension appliquée au drain depuis 0V, on la fait partir d’une
valeur négative (-1,2V). Cette polarisation se rapproche des conditions d’effacement évoquées dans
les chapitres précédents. La seule différence concerne VGS qui est fortement positive au lieu d’être
nulle. Il résulte de cette différence une forte consommation lors de l’effacement. Ensuite, la tension
VDS augmente jusqu’à une valeur importante (2,4V). L’effet Kink est clairement visible lorsque VDS
est égal à 1,1V. Enfin, la même rampe de tension est appliquée à VDS mais dans l’autre sens (de 2,4V
à -1,2V). Le courant IDS mesuré lors de cette deuxième rampe est différent du premier : sa valeur est
supérieure. Cela est dû au fait que le substrat est chargé positivement. La différence de courant est
de très forte amplitude (7,5µA pour l’état effacé et 30µA pour l’état écrit à VDS =1V) ce qui prouve
expérimentalement qu’un effet mémoire important est réalisable avec une telle structure.
Cette même mesure a pu être également réalisée sur un dispositif doté d’une isolation du substrat optimisée avec la couche niso remontant jusqu’à la limite inférieure du STI (fig 4.3(a)). Un
effet mémoire est également observé (fig 4.11), cependant, son amplitude (7µA pour l’état effacé et
13µA pour l’état écrit) est plus faible qu’avec l’isolation standard. Cela confirme le résultat de simulation présenté sur la figure 4.2 qui prédisait une amplitude plus importante de l’effet mémoire avec
l’isolation standard.
La figure 4.11 permet également de mesurer la consommation d’un point mémoire en fin de phase
d’écriture, en effet, la mesure étant réalisée dans des conditions quasi-statiques, passé l’effet Kink,
2 Caractérisations du point mémoire élémentaire
67
Effet Kink
Ecriture
Effacement
VDS en V
F IG . 4.11: Mise en évidence de l’effet Kink sur un transistor NMOS avec une isolation optimisée -
W=0,4µm, L=0,28µm, tox =30Å, VG =0,8V, VS =0V, et Vniso =0,6V - 10 transistors en parallèle - temps
d’intégration : 80µs par point
le substrat étant complètement chargé, et donc le courant d’ionisation par impact est compensé par
le courant de fuite de la jonction de source. Ceci correspond à l’état de saturation de l’opération
d’écriture. Ainsi on relève un courant de 35µA lorsque VDS est égal à 2,4V. Ce courant induit une
consommation d’énergie importante, un axe de travail du développement du composant est de permettre sa réduction tout en gardant une vitesse d’écriture élevée. On a déjà vu qu’avec une tension
VDS de seulement 2V, on pouvait envisager d’écrire en 5ns tout en réduisant le courant de drain à un
peu moins de 30µA. Cependant des amélioration plus significatives sont nécessaires pour assurer la
compétitivité du point mémoire 1T-BULK sur le plan de la consommation.
2.2
L’effet mémoire et la rétention
L’utilisation du banc de test dynamique a permis d’effectuer de nombreuses caractérisations du
point mémoire optimisé, notamment pour ce qui concerne sa caractéristique de rétention. Ces mesures
ont permis de déterminer la marge de lecture (la différence entre le courant de l’état 1 et celui de l’état
0), l’influence de la température, l’impact des différentes longueurs de grille et celui des perturbations
électriques.
68
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
F IG . 4.12: Mesure de la caractéristique en rétention de points mémoire 1T-BULK pour différentes longueurs
de grille à 25o C - W=0,3µm, tox =65Å procédé CMOS 0,13µm
2.2.1 Rétention à 25o C avec des longueurs de grille importantes
Les caractéristiques de rétention présentées sur la figure 4.12 montrent qu’il est possible d’obtenir un temps de rétention supérieur à la seconde à 25o C (critère de lecture à 4µA). La simulation
réalisée avec le modèle analytique (fig. 3.24) est conforme aux mesures présentées ici. Il est difficile
d’interpréter les différences de courant de lecture entre les différentes longueur de canal. En effet, les
mesures étant réalisées avec une tension VGS constante, on doit observer principalement l’effet de la
longueur de grille sur le courant de drain plutôt qu’une différence des niveaux écris. Cette hypothèse
est d’autant plus probable que l’allure des courbes en rétention est identique. Or si un point mémoire
avait, par exemple un niveau écrit plus important, alors le courant mesuré à l’état 1 diminuerait plus
tôt (cf fig. 3.24 dans le chapitre 2). La longueur de canal L ne semble donc pas avoir d’influence
lorsque sa valeur est importante (très supérieure au minimum de la technologie 0,13µm).
2.2.2 Rétention à 25o avec des longueurs de grille faibles
Un point très important mis en évidence dans la figure 4.13 est la diminution du temps de rétention pour des longueurs de canal plus faibles rapport au cas de la figure 4.12. Cette diminution
peut s’expliquer par un dopage du substrat plus fort, auquel il a été nécessaire de recourir pour faire
fonctionner le transistor sans effets de canal court et sans risque de perçage drain/source-niso. Cependant le dispositif testé ici fonctionnant avec une longueur de grille de 80nm, longueur prévue pour
la technologie 45nm, il ne devrait pas être nécessaire d’augmenter le dopage du substrat plus encore.
Ce phénomène de réduction du temps de rétention devrait donc s’atténuer, mais seules les mesures
2 Caractérisations du point mémoire élémentaire
à 25°C
69
à 85°C
L=80nm
L=180nm
F IG . 4.13: Mesure de la caractéristique en rétention de points mémoire 1T-BULK avec L=80nm et L=180nm
et W=0,2µm à 25o C et à85o C - procédé CMOS 90nm
expérimentales permettront de le vérifier étant donnée la complexité des effets de bord impliqués par
les petites dimensions du transistor.
Contrairement aux mesures réalisées précédemment (fig. 4.12), la longueur de canal L n’agit pas
seulement sur le niveau du courant de drain : l’état écrit augmente de manière importante lorsque L
devient très faible. Ceci se mesure facilement en comparant la différence de courant entre l’état écrit
et l’équilibre thermodynamique. De plus dans le cas d’une longueur L faible, l’intensité du courant à
l’état 1 diminue au bout d’un temps plus court que lorsque L est fort, ce qui confirme un potentiel de
substrat plus élevé (effet mis en évidence sur la figure 3.24 du chapitre 2). Cette différence s’explique
par le fait que l’efficacité de l’ionisation par impact se trouve très fortement augmenté lorsque L
diminue, ce qui entraîne une augmentation du niveau de saturation de l’état 1. L’état 0 ne semble,
quant à lui, pas influencé par la longueur de grille.
2.2.3
Rétention en fonction de la température
Des mesures réalisées à 25o C et à 85o C montrent que le temps de rétention est fortement dépendant de la température (fig. 4.13). Ce phénomène s’explique facilement si on considère que ce sont
les courants de jonction qui régissent le mécanisme de perte de charge. Ainsi, le temps de rétention
est réduit à 10ms (sensibilité du circuit de lecture de 4µA) quelque soit la longueur de grille à 85o C.
La mesure effectuée ici montre également un autre phénomène : le courant de l’état 1 et celui de
l’état 0 n’est pas le même en fonction de la température. La réduction de la mobilité des porteurs
dans le canal est largement responsable de cette diminution. Cependant, la simulation réalisée avec le
70
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
à 25°C
à 25°C
à 85°C
à 85°C
T
Idiode
saturation plus rapide
écriture
Diminution lorsque
T augmente
effacement
T
Idiode
effacement plus important
(a) Opération d’effacement et d’écriture simulées à
25o C et 85o C
(b) Rétention simulée à 25o C et 85o C
F IG . 4.14: Simulation des effets de la température (MATLAB)
modèle analytique met en évidence un mécanisme qui amplifie cette différence (fig. 4.14) : le courant
de fuite de jonction PN étant plus important lorsque la température augmente, le niveau de saturation
de l’écriture se fait alors à un potentiel de substrat flottant VB plus faible, et pour la même raison, le
niveau effacé atteint également plus bas lorsque la température augmente (fig. 4.14(a)). La simulation
de la rétention (fig. 4.14(b)) donne un résultat similaire aux mesures ce qui prouve que la modélisation
des mécanismes de rétention par la fuite des jonctions est réaliste.
Cette dernière observation est un point très positif pour le fonctionnement de la mémoire. En
effet, quelque soit la température de fonctionnement, la marge de lecture (différence entre le courant
de l’état 1 et celui de l’état 0) n’est pas trop influencée par la température.
2.3
La vitesse d’écriture
Il n’est pas possible de mesurer des temps d’écriture très faible avec le banc de test dynamique
en raison de sa fréquence de coupure. On a donc utilisé le circuit de test digital. Ce circuit présente
la limitation importante de n’avoir pu être fabriqué qu’avec le procédé standard. Cependant, on va
voir comment il est possible d’extrapoler les mesures réalisées pour estimer le temps d’écriture du
composant optimisé.
Afin de permettre l’extrapolation des mesures vers une taille de dispositif optimisé, celles-ci ont
été réalisées avec trois dimensions d’isolation standard différentes (tab. 4.2). Les mesures réalisées
pour plusieurs tension d’écriture VDS permettent de mettre en évidence l’augmentation, au travers
de l’évolution du courant de drain IDS , du potentiel de substrat en fonction du temps ainsi que la
saturation de l’écriture (fig. 4.15(a)). La figure 4.15(b) présente les mêmes mesures mais l’échelle
2 Caractérisations du point mémoire élémentaire
71
Diode niso
Diode latérale
Surface totale
Surface totale + S/D
Ratio
Dispositif 1
5,07µm2
3,66µm2
8,73µm2
8,91µm2
1
Dispositif 2
7,60µm2
4,72µm2
12,32µm2
12,50µm2
1,4
Dispositif 3
10,15µm2
5,79µm2
15,94µm2
16,12µm2
1,81
Dispositif optimisé
0,29µm2
0
0,29µm2
0,47µm2
0,052
TAB . 4.2: Récapitulatif des tailles des dispositifs testés
Dispositif 1
Dispositif 2
Dispositif 3
Dispositif 1
Dispositif 2
Dispositif 3
Vds=3,3V
Vds=3,3V
Vds=3V
Vds=3V
Vds=2,7V
Vds=2,7V
(a) Courant de lecture (VDS =0,4V et VGS =1,2V) en (b) Courant de lecture en fonction du temps corrigé par
fonction du temps
le ratio de dimension avec le dispositif 1
F IG . 4.15: Mesure de la vitesse d’écriture et de l’impact de la taille de l’isolation standard pour différentes
valeurs de VDS et avec VGS =1,2V - transistor NMOS L=0,35µm W=0,3µm, tox =65Å- procédé CMOS
0,13µm
du temps est compressée pour les dispositifs 2 et 3 d’un facteur égal au ratio de leur surface de
jonction avec celle du dispositif 1 (tab. 4.2). Cette opération met en évidence que le temps d’écriture
est dépendant linéairement de la surface totale des jonctions du point mémoire, qui détermine en
fait la capacité à charger. Le temps d’écriture nécessaire pour un point mémoire avec une isolation
optimisée a donc été extrapolé à partir des mesures réalisées sur le dispositif 1 (tab. 4.3). Ainsi un
temps d’écriture de 2ns est nécessaire pour saturer l’écriture lorsque la tension VDS appliquée est de
3,3V. Le temps d’écriture augmente rapidement lorsque la tension VDS diminue. La barre des 5ns est
VDS
3V
3,1V
3,2V
3,3V
3,4V
Mesure dispositif 1
98ns
72ns
52ns
38ns
28ns
Extrapolation dispositif optimisé
5,39ns
3,93ns
2,86ns
2,09ns
1,54ns
TAB . 4.3: Temps d’écriture extrapolés pour le dispositif optimisé
72
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
atteinte dès 3V. Cependant, le dispositif testé ici a une longueur de canal très élevée (0,35µm) qui ne
favorise pas le courant d’ionisation par impact. Une longueur de grille plus faible permet de diminuer
cette tension comme le démontre la mesure d’efficacité de l’ionisation par impact présentée dans le
chapitre 2 (fig. 3.15).
3 Intégration matricielle du point mémoire
Jusqu’à présent, on a considéré le point mémoire seul. Il est cependant destiné à être utilisé dans un
schéma matriciel afin de former une mémoire. Cette intégration comporte des contraintes de fabrication : l’intégration du point mémoire doit permettre une forte densité ; et des contraintes électriques :
chaque point mémoire subit l’influence de stress électrique sur ses différentes électrodes ainsi que
l’influence de son voisinage. Ces deux types de contraintes sont étroitement liées et vont avoir des
impacts à la fois sur la conception de la matrice et le choix du point de fonctionnement.
Un autre élément, qui ne découle pas directement de l’intégration matricielle, est la dispersion
des performances. Des caractérisations sur le circuit de 1Kb présentées plus loin, montrent que les
caractéristiques électriques des points mémoires varient.
La matrice mémoire
BL
BL
BL
BL
BL
BL
GL
SL
SL
point mémoire
L
GL
D
G
L
G
L
GL
SL
G
L
SL
SL
SL
G
SL
S
3.1
BL
BL
(a) Schéma électrique
BL
(b) Vue en perspective de la matrice
F IG . 4.16: Mise en matrice du point mémoire 1T-BULK
L’intégration du point mémoire 1T-BULK dans une matrice se fait de manière classique (fig.
3 Intégration matricielle du point mémoire
73
4.16) : les cellules sont alignées dans un tableau. Les drains sont connectés ensembles en colonne par
les Bit Lines (BL). On leur donne ce nom car ce sont elles qui permette de définir la valeur d’un point
mémoire (bit) lors de l’écriture ou de la lecture. Quant aux sources et aux grilles, elles sont connectées
en ligne par les Gate Lines (GL) et Source Lines (SL). Ces deux dernières lignes font office de Word
Lines (WL), c’est-à-dire, ligne de sélection d’un mot. Du point de vue de la densité d’intégration, ce
schéma permet d’obtenir facilement une très forte densité d’intégration en utilisant deux niveaux de
métallisation (fig. 4.16(b)).
Vds=0V -> Iii=0A
pas d’écriture
point mémoire sélectionné :
écriture
points mémoire sélectionnés :
effacement
GL=1,2V
GL=-1,2V
SL=0V
SL=-1,2V
GL=0V
GL=0V
Vgs=0V -> Iii=0A
pas d’écriture
SL=0V
SL=0V
BL=0V
BL=2,2V
(a) Ecriture
BL=0V
BL=0V
(b) Effacement
F IG . 4.17: Sélectivité des opérations d’écriture et d’effacement
La sélectivité des opérations de lecture, d’écriture et d’effacement est un critère très important
pour la mise en matrice d’un point mémoire : on doit pouvoir lire ou programmer n’importe quelle
cellule mémoire indépendamment des autres. Dans le cas de l’écriture, la sélectivité s’obtient assez
facilement, deux conditions doivent être réunies en même temps pour générer un courant d’ionisation
par impact au niveau du drain : la tension VGS doit être supérieure à VT et la tension VDS doit être
très supérieure à VDSAT . Comme la GL et la BL sont dessinées perpendiculairement, il est facile de
n’écrire qu’un point mémoire dans une matrice (fig. 4.17(a)). La sélectivité de l’effacement est quant
à elle impossible à obtenir. En effet, une seule condition est nécessaire pour permettre l’effacement
d’un point mémoire : polariser la source avec un potentiel négatif. La condition posée sur la grille
(VG =VS ) a pour unique objectif d’éviter une consommation parasite lors de cette opération. Dès
lors il est impossible de sélectionner une cellule à effacer dans une ligne sélectionnée par la SL (fig.
4.17(b)). L’effacement concerne donc plusieurs points mémoire.
Le tableau 4.4 résume les conditions de fonctionnement du point mémoire.
74
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
Ecriture
Effacement
Lecture
Rétention
BL
2,5V
0V
0,4V
0V
SL
0V
-1,2V
0V
0V
GL
1,2V
-1,2V
1,2V
0V
TAB . 4.4: Points de fonctionnement du point mémoire 1T-BULK
3.2
Les perturbations électriques
La mise en matrice d’un point mémoire entraîne pour ce dernier un certain nombre de situation
de stress électriques. Ces contraintes sont principalement subies lorsqu’une cellule est écrite, lue ou
effacée sur la même ligne ou la même colonne et peuvent consister en une écriture ou un effacement
parasite. On peut donc les assimiler aux contraintes de sélectivité exposées précédemment.
Puisqu’on a défini l’effacement comme non sélectif, on considère que toute la ligne concernée par
la polarisation négative de la SL est effacée. De plus, aucun changement de polarisation n’intervient
sur les BL. Par conséquent, il n’y a pas de perturbation lors de l’opération d’effacement. Le cas de
Perturbation sur la grille
point mémoire sélectionné
GL=1,2V
SL=0V
GL=0V
Perturbation sur le drain
SL=0V
BL=0V
BL=2,2V
F IG . 4.18: Perturbations électriques induites lors de l’écriture d’un point mémoire
l’écriture est plus complexe : Il y a d’une part les cellules sur la même colonne (BL) que celle écrite
et d’autre part celle sur la même ligne (GL) qui subissent une perturbation électrique (fig. 4.18). Il
est donc nécessaire d’analyser l’impact que cela peut avoir sur les données stockées dans les points
mémoire concernés. L’effet que l’on a envisagé est la destruction de la donnée stockée, c’est-à-dire
une écriture parasite d’un point mémoire effacé ou un effacement parasite d’un point mémoire écrit.
3.3
Effacement parasite d’un point mémoire écrit
L’effacement parasite d’un point mémoire peut se faire par deux mécanismes : courant de diode
et pompage de charge. Le premier va concerner aussi bien les cellules placées sur la même ligne
3 Intégration matricielle du point mémoire
75
que celles placées sur la même colonne que le point mémoire écrit, alors que le second mécanisme
concerne exclusivement les cellules disposées sur la même ligne (connectées à la même GL).
3.3.1
Effacement par les courants de diode
L’effacement parasite provoqué par les fuites des jonctions du point mémoire est activé par des
couplages capacitifs comme pour l’opération d’effacement : lorsque le potentiel appliqué au drain est
élevé, le couplage capacitif de la jonction drain-substrat sur le substrat flottant provoque l’augmentation du potentiel VB de ce dernier. Si cette augmentation est suffisante, des charges positives peuvent
alors être évacuées par la jonction source-substrat et éventuellement niso-substrat.
Avec perturbations
Rétention
Etat 1
Effacement parasite
Effacement parasite
Etat 0
(a) Simulation (MATLAB)
(b) Mesures expérimentales
F IG . 4.19: Effacement parasite dû à la perturbation d’écriture (10% du temps) sur un point mémoire
(L=180nm) à 85o C - conditions de perturbation : VD =2V VS =0V et VG =0V
Puisque les phénomènes mis en jeu dans ce mécanisme sont les mêmes que ceux de l’opération
d’effacement, le modèle du point mémoire est parfaitement adapté à l’étude de ce phénomène d’effacement parasite. La simulation de la perturbation, figure 4.19(a), subie lors de l’écriture sur les points
mémoire non adressés d’une même BL montre qu’un point mémoire programmé à l’état 1 subit un
effacement parasite important : après 10µs de perturbation, le niveau de l’état 1 est réduit de moitié.
Cette perturbation correspond à 2000 cycles d’écriture seulement sur la même BL. Or si on considère
une période rafraîchissement de 10ms, il faudrait que le point mémoire puisse tolérer jusqu’à 2ms de
perturbation. Une mesure réalisée sur un dispositif similaire et dans des condition similaires, figure
4.19, met en évidence un effacement parasite équivalent.
L’effacement parasite dû aux fuites des jonctions peut également être activé par le couplage capacitif de la grille dans le cas d’un point mémoire situé sur la même GL qu’un autre point mémoire en
76
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
cours d’écriture. Mais, les mesures et la simulations montrent tous deux que son effet est négligeable.
3.3.2 Effacement par le pompage de charge
Le pompage de charge peut également intervenir comme mécanisme d’effacement parasite. Ce
pompage intervient pour des points mémoire situés sur une même GL : l’excursion totale du potentiel
de grille entre l’effacement et l’écriture peut atteindre 2,4V. C’est suffisant pour permettre une alternance de régimes d’accumulation et d’inversion forte au niveau de leur jonction MIS ce qui constitue
une condition optimale de pompage de charge. Cet effacement parasite a déjà été identifié comme un
phénomène limitant en technologie SOI [38].
F IG . 4.20: Mesure de l’effacement par pompage de charge sur la grille - NMOS L=0,35µm, W=0,3µm, et tox
=65Å procédé CMOS 0,13µm
Pour analyser l’impact de ce pompage de charge en fonction du potentiel appliqué à la grille lors
de l’effacement, on a utilisé la structure de test digital. La figure 4.20 présente les résultats obtenus
avec des points mémoire à isolation standard. Le nombre d’impulsions appliquées a été modifié par
un coefficient égal au ratio entre la surface des jonctions du dispositif testé (le numéro 2 dans le tableau 4.2) et celle du dispositif avec une isolation optimisée. Ces mesures montrent que le pompage
de charge dépend dans un premier temps du nombre de cycle, puis ensuite de l’amplitude des impulsions : en effet, au-delà d’un certain nombre de cycles (50 avec VGSmin =-0,8V et 90 avec VGSmin
=-1,2V) le pompage perd de son efficacité. Cela peut expliquer le fait que la diminution du potentiel
de substrat provoquée par le pompage de charge induit une diminution équivalente de la tension de
bande plate. Lorsque l’amplitude du pompage n’est plus suffisante pour permettre le régime d’accumulation, le pompage perd de son efficacité (cf. chapitre 1).
Les points de fonctionnement utilisés combinant des potentiels de 1,2V et -1,2V sur la grille, le
pompage de charge est un problème critique. Une solution permettant de réduire fortement son impact
3 Intégration matricielle du point mémoire
77
est présenté plus loin dans ce chapitre.
3.4
Ecriture parasite d’un point mémoire effacé
L’écriture parasite d’un point mémoire peut se faire par deux mécanismes : l’ionisation par impact
et le GIDL. L’ionisation par impact nécessitant une forte tension VDS , ce phénomène va concerner
uniquement les cellules sur la même BL que celle qui est écrite. Le courant de fuite de leur transistor va être en mesure de participer à un phénomène d’ionisation par impact au niveau du drain. Le
courant de GIDL rendu possible par la tension VGD négative peut également participer à l’écriture
parasite. Les mesures présentées dans la figure 4.21 permettent de comprendre comment évoluent les
GIDL
pas de GIDL
Ionisation par impact
Ionisation par impact
(a) L=0,28µm, W=0,4µm et tox =50Å
(b) L=0,1µm, W=0,22µm et tox =23Å
F IG . 4.21: Courants de substrat IB mesurés sur des transistors NMOS en fonction de VGS
courants d’ionisation par impact et de GIDL lorsque VGS est nulle voir négative et VDS est élevée.
Les dispositifs caractérisés n’ont pas les mêmes dimensions que celles visées pour le point mémoire
mais doivent permettre de comprendre le phénomène d’écriture parasite.
La caractérisation présentée sur la figure 4.21(a) concerne un dispositif assez proche de celui qui
est visé pour la technologie CMOS 90nm. La mesure montre que le courant de substrat IB , équivalent à
la somme de celui de GIDL et d’ionisation par impact, est inférieur au seuil de sensibilité de l’appareil
de mesure (1pA) lorsque VGS est nulle ou négative. Il n’y a donc pas de phénomène d’écriture parasite
avec ce dispositif. Une mesure réalisée sur un dispositif avec un canal un peu plus court (L=0,18µm
dans la figure 4.19(a)), cas favorable à une plus grande efficacité de l’ionisation par impact, confirme
cette conclusion.
Dans le cas de la figure 4.21(b) avec un dispositif au L beaucoup plus court, le courant de substrat
IB a une valeur très élevée même lorsque VGS =0V. Ceci est dû au fait que, non seulement le courant
de fuite est très élevé à cause de la combinaison VDS élevée et canal court, ce qui conduit à un
78
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
Ecriture parasite
F IG . 4.22: Mesure d’une perturbation d’écriture sur le drain (VD =1,4V) sur un point mémoire à canal court
(L=80nm) à 85o C - temps de perturbation égal à 1/10ième du temps de rétention
courant d’ionisation par impact Iii important, mais en plus la faible épaisseur d’oxyde combinée à
une tension VGD fortement négative conduit à un courant de GIDL élevé. Un phénomène d’écriture
parasite peut donc avoir lieu avec ce type de dispositif. Une mesure réalisé de la rétention avec un
dispositif équivalent à celui caractérisé sur la figure 4.21(b) montre qu’une perturbation d’écriture
peut effectivement conduire à une écriture parasite de l’état 0 (fig. 4.22). Ceci met en évidence les
contraintes des points mémoire 1T-BULK avec les technologies à venir qui nécessiteront des oxydes
de grille plus minces et des longueurs de canal plus courtes : une tension VDS plus faible lors de
l’écriture évitera un phénomène d’écriture parasite.
L’écriture parasite ne semble donc pas être un élément limitant la sélectivité de l’adressage d’une
mémoire 1T-BULK.
3.5
Perturbations par effet de voisinage
Jusqu’à présent on a évoqué l’impact des perturbations électriques liées aux opérations de lecture,
d’écriture et d’effacement. La mise en matrice du point mémoire peut également avoir d’autres types
d’effets sur son fonctionnement. Il s’agit essentiellement des effets de voisinage entre, par exemple,
une cellule programmée à l’état 0 sa voisine en cours d’écriture. En fait il s’agit de vérifier le bon
fonctionnement de l’isolation entre points mémoire joué par la couche niso. La structure d’évaluation
de l’isolation latérale a été utilisé à cet effet (fig. 4.5).
La mesure présentée sur la figure 4.23 montre que pour des valeurs négatives de VBa , le courant
Ib mesuré est nul quelque soit la valeur de Vniso . Un point mémoire programmé avec l’état 0 n’a
donc pas d’influence sur ses voisins. En revanche, lorsque VBa est suffisamment positif pour que la
diode niso-substrat soit polarisée en direct, on mesure un courant Ib non nul et qui augmente suivant
79
I en A (valeur rapportée à une cellule)
3 Intégration matricielle du point mémoire
VBa en V
F IG . 4.23: Caractéristique de l’isolation entre cellules voisines à 25o C - VBb =0V et LST I =140nm
la même allure que le courant Ia . C’est un effet bipolaire qui est mis en évidence ici. La figure 4.24
montre quels sont les transistors bipolaires parasites mis en jeux dans cette mesure. Le gain de ces
substrats flottant
Niso
VBah+
VBb
STI
P
STI
STI
P
Points mémoire
Vniso
substrat plaque (P)
(a) Vue en coupe
(b) Vue du dessus
F IG . 4.24: Transistors bipolaires PNP parasites formés entre points mémoire voisins
transistors bipolaires PNP a été mesuré pour plusieurs largeurs LSTI de STI (fig. 4.25). Cette mesure
fait état d’un gain supérieur à 1 et qui augmente, conformément à la théorie, lorsque LSTI diminue.
Ces transistors bipolaires ont pour effet de provoquer une écriture parasite dans les points mémoires
voisins de ceux en cours d’écriture. Il est relativement aisé d’éviter ce phénomène : il suffit de polariser
la couche niso avec un potentiel supérieur à 0,6V pour empêcher le transistor bipolaire d’entrer en
régime de conduction.
80
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
L STI =180nm
Gain β
L STI =140nm
VBE en V
F IG . 4.25: Mesure du gain du transistor PNP pour deux largeur de STI à 25o C et avec VBC =0V
3.6
La dispersion des performances
L’étude de la dispersion des performances du point mémoire 1T-BULK, c’est-à-dire la varia-
tion de performance entre deux points mémoire voisins, est un sujet extrêmement sensible lorsque
l’on cherche à mettre en place une mémoire de plusieurs mégabits. Ces variations ont de multiples
origines : variation des dimensions des motifs (longueur de grille non constante par exemple), répartition non homogène des impuretés dans le silicium, variation localisée de l’épaisseur de l’oxyde
de grille... Il résulte de toutes ces imperfections, liées au procédé de fabrication, des variations de la
tension de seuil et de la mobilité des porteurs dans le canal, notamment entre deux transistors voisins
et à la disposition identique.
Des mesures expérimentales ont pu être réalisées sur les circuits de 1Kb. Leur taille modeste est
insuffisante pour prétendre à apporter une information statistique fiable mais elle suffit pour voir les
tendances. Le point mémoire utilisé dans ce circuit est réalisé avec une isolation standard. Comme
on l’a montré précédemment, ce mode d’isolation rend son fonctionnement très différent de celui du
point mémoire fabriqué avec un procédé optimisé. Cependant, les aspects relatifs à la conduction du
transistor ne sont pas perturbés. On va donc se contenter ici d’étudier la dispersion du courant de
lecture et celle de la vitesse d’écriture.
3.6.1 Dispersion du courant de lecture
La mesure de la dispersion du courant de lecture n’a d’intérêt que si on compare des points
mémoire ayant été écrits de la même façon. Afin d’éviter toute erreur dûe à la dispersion de la vitesse
d’écriture, les points mémoire ont tous été programmés pendant un temps très long (500ns). Les autres
conditions de fonctionnement utilisées sont rappelées dans le tableau 4.4.
Puisque le test est réalisé sur la plaque, il a été possible de choisir l’emplacement des puces
testées. On a donc testé 9 puces voisines afin d’augmenter la taille de l’échantillon testé (fig. 4.26).
3 Intégration matricielle du point mémoire
81
Contour de la plaque (wafer)
9 puces voisines
caractérisées
multiprojet contenant un
circuit 1Kbit 1T-DRAM
F IG . 4.26: Plan schématique de la disposition des circuits testés sur la plaque
Cette méthode n’est pas parfaite car les différents circuits testés sont distants de plusieurs dizaines de
millimètres ce qui peut induire des variations plus importantes qu’au sein d’un même circuit.
Etat 0
somme de 9
circuits ~ 9.000 bits
Etat 1
circuits de 1Kb
F IG . 4.27: Mesure des courants de lecture aux états 0 et 1 pour deux puces et pour 9 puces voisines
On constate que même avec ce mode opératoire, les populations de points mémoire programmés
à 1 et à 0 sont bien distinctes (fig. 4.27). On note également que la cloche de répartition de l’état 0
a la même largeur que celle de l’état 1. De plus, un point mémoire qui a un faible courant à l’état 0
en a aussi un faible à l’état 1. Bien que l’échantillon soit petit, les populations de cellules à l’état 1 et
à l’état 0 sont éloignées. De plus, l’augmentation d’un facteur 10 ne conduit pas à une augmentation
de leur étalement. Ce résultat est très encourageant, bien qu’il soit non représentatif d’un circuit de
plusieurs mégabits.
82
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
3.6.2 Dispersion de la vitesse d’écriture
Une méthode permettant de limiter la variation du niveau de l’état 1 est de toujours atteindre la
saturation de l’écriture. On se heurte alors à un autre problème : la dispersion de la vitesse d’écriture.
En effet, il n’est pas possible d’utiliser un temps d’écriture trop grand, d’une part parce que les impératifs de vitesse de fonctionnement de la mémoire ne le permettent pas, d’autre part car le transistor
est en conduction pendant cette phase, il consomme donc de l’énergie inutilement.
F IG . 4.28: Caractéristique du courant de lecture en fonction du temps d’écriture pour les 3 meilleurs et les 3
pires échantillons parmi 1024 bits
Le temps d’écriture a été mesuré pour chacun des 1024 transistors d’un circuit mémoire (fig.
4.28). Une variation du temps d’écriture d’un facteur proche de 2 est observée entre le point mémoire
le plus lent et le plus rapide. Cette variation a plusieurs origines. La première concerne le courant de
drain IDS . Celui-ci diffère d’un point mémoire à l’autre comme on l’a déjà mis en évidence pour la
lecture (fig. 4.27). Or l’intensité du courant d’ionisation par impact Iii dépend directement de IDS . Le
temps d’écriture nécessaire est donc, la plus part du temps, plus important quand le point mémoire
concerné présente un courant IDS faible. Le second élément pouvant induire des variations du temps
d’écriture est le facteur de multiplication M des porteurs lors de l’ionisation par impact. Celui-ci n’est
pas constant d’un transistor à l’autre ce qui implique des différences d’intensité du courant Iii , et donc
une variation du temps d’écriture. Ce phénomène est mis en évidence dans la figure 4.28 par les 3
courbes représentant les meilleurs et les pires cas : l’intensité de lecture à l’état 0 est la même au sein
de chacun des deux groupes, mais la vitesse d’écriture varie d’un cas à l’autre. Enfin, un troisième
élément pouvant induire des disparités, non pas dans la vitesse d’écriture mais dans le niveau écrit,
est une variation de la sensibilité de l’effet de substrat. Mais ce dernier point ne peut pas être validé
par les mesures réalisées.
4 Un nouveau point de fonctionnement
4
83
Un nouveau point de fonctionnement
Au cours de ce chapitre, on a montré par la mesure, ainsi que par la simulation, que de nom-
breuses conditions parasites de fonctionnement du point mémoire 1T-BULK peuvent causer la perte
de la donnée stockée. Ces conditions sont celles rencontrées par les cellules non adressées dans une
matrice mémoire et qui se trouvent sur la même BL, GL ou SL qu’une autre cellule qui est en cours
d’écriture ou d’effacement. De nouvelles conditions de fonctionnement ont été imaginées pour réduire
ces différents effets parasites.
4.1
Nouvelles conditions de rétention
L’innovation au niveau des nouveaux points de fonctionnement proposés se situe dans les condi-
tions de rétention (tab. 4.8) : les BL et les SL sont chargées à un potentiel non plus nul mais positif.
De même le niso doit également être chargé positivement, idéalement au même potentiel que les SL
et les BL. Comme on va le voir dans les paragraphes suivants, l’impact de ces conditions de rétention est extrêmement positif en ce qui concerne l’effacement parasite, l’écriture parasite, le temps de
rétention et l’efficacité de l’effacement.
Ecriture
Effacement
Lecture
Rétention
BL
2,5V
0V
0,4V
1V
SL
0V
-1,2V
0V
1V
GL
1V
-1,2V
1V
1V
TAB . 4.5: Points de fonctionnement du point mémoire 1T-BULK (Vniso =1V)
4.2
Réduction de l’effacement parasite par fuite de jonction
Le mécanisme d’effacement parasite provoqué par le couplage du drain a un impact désastreux
sur la capacité du point mémoire 1T-BULK à être intégré dans une matrice mémoire. Le potentiel de
source des cellules non adressées étant de 1V, la perturbation perçue par les cellules sur la même BL
est réduite d’autant (fig. 4.29(a)). Une simulation réalisée avec le modèle analytique montre qu’avec
un potentiel de source, drain et niso de 1V en rétention, la perturbation électrique n’a plus d’impact
sur les cellules non adressées. Cela s’explique par le fait que le couplage capacitif du drain sur le
substrat flottant n’est plus suffisant pour permettre une polarisation directe de la jonction de source.
On peut noter que dans les mêmes conditions, l’écriture parasite d’une cellule non-adressée, pla-
84
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
Avec perturbations
point mémoire sélectionné
Etat 1
Rétention
perturbations
GL=1,2V
SL=0V
GL=0V
Plus de perturbation
Vds trop faible
SL=1V
Etat 0
BL=1V
BL=2,2V
(a) Nouvelles polarisations lors de l’écriture
(b) Simulation (MATLAB)
F IG . 4.29: Diminution de l’effacement parasite avec les nouvelles conditions de polarisation en rétention
cée sur la même BL qu’une cellule écrite, ne peut plus avoir lieu non plus. En effet, la tension VDS à
ces bornes n’est plus suffisante pour permettre un courant d’ionisation par impact.
4.3
Amélioration des conditions de rétention
La simulation présentée précédemment sur la figure 4.29(b) montre également les courbes de
rétention obtenues avec les nouvelles polarisations. On constate que les état 0 et 1 se dégradent de
manière identique, et seulement lorsque des durées de rétention importantes sont atteintes. Cela s’explique par le fait que le potentiel VB du substrat flottant, bien que positif durant la phase de rétention,
n’est pas suffisamment élevé pour que les jonctions soient en polarisation directe.
Ce point présente deux gros avantages : le premier est que le temps de rétention est sensiblement
augmenté, et le deuxième est que les états 0 et 1 évoluant de manière identique, la lecture de la donnée
stockée est fortement simplifiée.
4.4
Augmentation de l’efficacité de l’effacement
La nouvelle polarisation en rétention améliore également l’effacement. Lors de la phase d’effa-
cement, le drain est polarisé avec le potentiel de rétention. La source est polarisée avec un potentiel
négatif : -1,2V. Avec l’ancienne méthode, le drain était polarisé à 0V ce qui était suffisant pour que
son couplage capacitif, ainsi que celui de la jonction niso permette de polariser la jonction de source
en direct. Maintenant, avec la nouvelle solution, le drain et la couche niso sont polarisés à 1V. Le couplage capacitif qu’ils exercent sur le substrat flottant est donc considérablement augmenté par rapport
au cas précédent. En conséquence, le potentiel de substrat en début d’effacement est plus haut avec la
nouvelle solution et donc, la quantité de charges évacuées est supérieure. La figure 4.30 montre une
4 Un nouveau point de fonctionnement
85
Vdrain=0V
Vdrain=1V
Gain sur l’état 0
effacement
écriture
F IG . 4.30: Comparaison des conditions d’effacement avec VD =0V et VD =1V=Potentiel de rétention
(MATLAB)
simulation mettant en évidence ce phénomène.
4.5
Réduction du pompage de charge
Ecr/Lec*
Effacement
Rétention
Source/Drain
1V
1V
1V
Grille
1V
-1,2V
1V
Régime
désertion
accumulation
désertion
* Ecr : Ecriture, Lec : Lecture
TAB . 4.6: Régimes de polarisation d’une grille d’un point mémoire non sélectionné
Afin de limiter le courant de pompage de charge, il peut être envisageable de réduire le nombre
de commutation de la capacité de grille entre les régimes d’inversion forte et ceux d’accumulation.
Or le nouveau point de fonctionnement en rétention peut aider réduire ce nombre. En effet, comme
le montre le tableau 4.6, la tension VGS appliquée à un point mémoire non sélectionné n’ai jamais
suffisante pour permettre le régime d’inversion forte. Les commutations ne s’opèrent donc plus que
entre le régime d’accumulation et celui de désertion, donc le pompage est réduit [32].
Drain
Source
Grille
Effacement
1V
-1,2V
-1,2V
Nouvel effacement
1V
-1,2V
-0,6V
TAB . 4.7: Nouvelle méthode d’effacement pour limiter au maximum le pompage de charge
86
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
Il est possible de faire plus encore pour réduire le pompage de charge sur la grille des cellules non
adressées. Pour cela, une nouvelle condition d’effacement a été imaginées. Le principe est d’appliquer
une tension VGS positive au point mémoire en cours d’effacement (tab. 4.7). Ainsi l’amplitude du
pompage effectué sur la grille est réduite. Cependant, cette tension VGS doit impérativement rester
inférieure à la tension de seuil VT du transistor. En effet, il est inutile que le transistor laisse passer un
courant de drain IDS important car il ne participerait pas à l’effacement. La valeur maximale tolérée
pour VGS se situe alors autour de 0,6V.
Légère
amélioration
effacement
écriture
Point de fonctionnement initial
Nouvel effacement sans
pompage de charge
F IG . 4.31: Simulation de la ouvelle méthode d’effacement sans pompage de charge : VS =-0,6V et VG =0V
(MATLAB)
Il peut être envisageable de réduire plus encore l’amplitude du pompage sur la grille. Pour cela, il
suffit d’utiliser un potentiel plus élevé sur la source lors de l’effacement. Ainsi avec une tension de 0,6V sur la source, la grille peut rester au potentiel de rétention, soit 0V. En plus de réduire le pompage
de charge, cette dernière amélioration permet de réduire la complexité du circuit de commande de la
grille car elle n’utilise plus que deux potentiels. En revanche, l’amplitude de l’effacement est réduite
car la jonction de source est moins fortement polarisée en direct (fig. 4.31). Mais cet inconvénient
est compensé par le gain d’efficacité de l’effacement présenté précédemment. Au final, cette dernière
méthode est très légèrement plus efficace que la première étudiée avec VD =0V. Elle est tout à fait
satisfaisante.
4.6
Bilan
Le nouveau point de fonctionnement proposé (tab. 4.8) permet de résoudre les problèmes de
sélectivité rencontrés. La simulation avec le modèle analytique montre également une amélioration
significative de la rétention. Ces résultats théoriques n’ont pas pu, pour le moment, être validés par
des mesures sur silicium car les différentes structures de test développées précédemment ne sont pas
5 Conclusion
87
Ecriture
Effacement
Lecture
Rétention
BL
2,5V
0V
0,4V
1V
SL
0V
-0,6V
0V
1V
GL
1V
0V
1V
1V
TAB . 4.8: Points de fonctionnement optimisé du point mémoire 1T-BULK (Vniso =1V)
adaptées à l’application de telles conditions de polarisation. Un circuit mémoire de 16Kb a donc été
développé pour permettre l’évaluation de ces différentes propositions.
Structures de caractérisation du
point mémoire élémentaire
Circuit mémoire de 16Kb
circuits de contrôle des SL et GL
matrice mémoire
circuits de commande
circuits de lecture du courant
+ circuits de contrôle des BL
F IG . 4.32: Circuit d’évaluation du nouveau point de fonctionnement
Ce point de fonctionnement est également en cours de dépôt de brevet. En effet, dans l’état actuel
des connaissances sur le point mémoire 1T-BULK, il est absolument incontournable pour permettre
la mise en matrice du point mémoire.
5
Conclusion
Dans ce chapitre, on a montré par la mesure sur silicium que le point mémoire présenté au
cours des deux chapitres précédents fonctionne correctement avec les performances attendues (vitesse d’écriture, marge de lecture, temps de rétention, consommation). L’intégration en matrice du
point mémoire 1T-BULK a également été étudiée. De nombreux mécanismes induis par cette mise en
matrice (sensibilité aux perturbations, effet de voisinage, variation des performances) ont été mesurés.
88
Chapitre 4 Analyse et optimisation du fonctionnement du point mémoire 1T-BULK
Des solutions à ces problèmes ont été proposées, permettant d’ouvrir la voie à une réflexion sur la
mise en place d’architecture de circuits mémoire performants au plan industriel.
Chapitre 5
Intégration dans une matrice de grande
capacité
SOMMAIRE
1
Mise en matrice du point mémoire . . . . . . . . . . . . . . . . . . . . . . . . .
89
2
Une approche de type FLASH . . . . . . . . . . . . . . . . . . . . . . . . . . .
99
3
Architecture de type DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
4
Bilan et perspectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Dans ce chapitre, on s’intéresse à la mise en place d’un circuit mémoire de plusieurs mégabits
(Mbit). La première problématique abordée concerne l’organisation des points mémoire dans la matrice et les contraintes électriques qui en découlent. Ensuite on s’intéresse à la conception du circuit
mémoire proprement dit. Deux approches sont détaillées. Elles doivent permettre de répondre à des
contraintes sévères, notamment en ce qui concerne la densité d’intégration finale, la vitesse de lecture
et la consommation.
1
Mise en matrice du point mémoire
1.1
Cahier des charges
1.1.1
Points de fonctionnement
La mise en oeuvre du point mémoire 1T-BULK dans une matrice doit se faire en respectant
plusieurs contraintes. Elles concernent les points de fonctionnement et la résolution des problèmes
d’intégration matricielle exposés dans le chapitre précédent.
90
Chapitre 5 Intégration dans une matrice de grande capacité
Mode
Drain (BL)
Source (SL)
Grille (GL)
IDS
Ecriture
≥2,2V ou 1,2V*
0V à 0,2V
1V à 1,2V
20µA à 30µA
Effacement
1V à 1,2V
-0,6V
0V
0µA
Lecture
≥0,4V
0V à 0,2V
1V à 1,2V
5µA à 15µA
Rétention
1V à 1,2V
1V à 1,2V
0V à 1,2V
0µA
* : dans le cas d’un point mémoire ne devant pas être écrit
TAB . 5.1: Points de fonctionnement des opérations élémentaires avec le procédé CMOS 90nm
Le tableau 5.1 donne les points de fonctionnement des opérations élémentaires. Les valeurs indiquées dans ce tableau ne représentent pas des objectifs absolus mais les polarisations strictement
nécessaires au bon fonctionnement du point mémoire. On a vu dans le chapitre précédent, que pour
éviter un effacement parasite en écriture, il est nécessaire de polariser positivement la source et le
drain des cellules non adressées. Enfin, la dernière caractéristique liée aux points de fonctionnement
est que le temps d’établissement de ces polarisations doit être très faibles (1 à 2ns).
1.1.2 Organisation matricielle des bits
point mémoire
GL
SL
BL
mot de Z bits
plan mémoire :
matrice de NxM mots
N
ligne
colonne
M
F IG . 5.1: Organisation classique d’un plan mémoire
Les points mémoires sont ordonnancés d’une manière très hiérarchisée dans un plan mémoire
(fig. 5.1). Ils sont dans un premier temps regroupés dans un ensemble de Z bits utilisant des GL et
SL communes. Cet ensemble est appelé mot. Par la suite, on considère uniquement des mots de 32
1 Mise en matrice du point mémoire
91
bits. Dans le fonctionnement d’une mémoire, on n’accède jamais à un bit isolé mais toujours à un
mot, et parfois, à un groupe de mots. Chaque opération (lecture, effacement et écriture) est appliquée
à un mot. Les mots sont ensuite disposés de façon à former des colonnes et des lignes. Par la suite on
considère un plan de 512Kbit composé de 256 lignes et de 64 colonnes.
1.2
Résolution de la sélectivité de l’effacement
1.2.1
Principe de la SL locale
Dans le chapitre 3, on a montré que l’opération d’effacement n’est pas sélective le long de la SL.
L’application des conditions d’effacement à un mot disposé dans une matrice telle celle présentée sur
la figure 5.1 entraîne donc l’effacement de la totalité de la ligne, ce qui n’est pas acceptable.
GL
GL
LSL
LSL
GSL
Sélection
BL
BL
BL
Sélection
BL
(a) Avec une GSL
BL
BL
Consigne SL
(b) Sans GSL
F IG . 5.2: Intégration d’une SL locale à l’architecture d’un mot
Une solution à ce problème est de découper la SL en plusieurs tronçons de façon à avoir une SL
local (LSL) au niveau de chaque mot et une SL globale (GSL) au niveau de chaque ligne. Un dispositif
permet alors de connecter ou non une LSL à la GSL lors de l’effacement (fig. 5.2(a)). Une variation
de cette solution peut être intéressante : le signal de sélection est parallèle à la SL et la consigne1
(potentiel à appliquer à la SL) est perpendiculaire (fig. 5.2(b)). Cette seconde solution présente un
avantage important sur la première. En effet, le courant circulant sur la SL est la somme de celui de
chaque point mémoire. Or si on veut accéder à plusieurs mots sur la même ligne avec la première
solution (fig. 5.2(a)), le courant au travers la GSL atteint vite des valeurs prohibitives, à la fois pour la
fiabilité de la ligne métallique (électro-migration), mais également pour le circuit de commande qui
doit maintenir la GSL au bon potentiel. Avec la deuxième solution (fig. 5.2(b)), les lignes de consigne
et leurs circuits de commande ne voient à chaque fois que le courant issus d’un unique mot.
La figure 5.3 montre un exemple de mise en matrice avec la deuxième solution. On retrouve
le schéma de sélection classique où deux signaux croisés doivent être activés en même temps pour
valider l’opération.
1
on ne parle plus de GSL car cette ligne est perpendiculaire à la SL
92
Chapitre 5 Intégration dans une matrice de grande capacité
off
on
off
Vret
Ve
Vret
F IG . 5.3: Effacement d’un mot dans un plan mémoire
1.2.2 Réalisation
La réalisation du circuit de sélection des LSL n’est pas un problème facile. La principale contrainte
qui pèse sur le développement de cet élément est son encombrement. En effet, comme cela apparaît
clairement sur la figure 5.3, il est implémenté une fois par mot. La densité d’intégration s’en trouve
considérablement affectée. De plus, les spécifications de rapidité d’accès et de résistance d’accès
interdisent l’utilisation de transistors trop petits.
Sélection
Vniso
Ligne de consigne : -1,2V ou 0V ou 1,2V
LSL
Potentiel de rétention (1,2V)
=Vniso
F IG . 5.4: Schéma électrique d’un sélecteur de LSL
Le sélecteur de SL à deux fonctions : il doit permettre l’application du potentiel adéquat aux
SL sélectionnées et maintenir les autres au potentiel de rétention. Le schéma électrique présenté
sur la figure 5.4 permet de réaliser ces deux fonctions. La partie délicate de ce schéma concerne
la polarisation du caisson (ou substrat) du NMOS. Ce transistor reçoit les mêmes implantations que
ceux de la matrice. Ce choix a été fait pour éviter les effets de bord au niveau du dopage des substrats
flottants des points mémoire qu’aurait inévitablement entraîné la proximité d’un transistor implanté
différemment. La conséquence de ceci est que son substrat est flottant et donc soumis aux effets
d’histoire.
Le tableau 5.2 récapitule tous les points de fonctionnement possibles du sélecteur de SL. La ligne
1 Mise en matrice du point mémoire
93
SL sélectionnée
SL non sélectionnée
Lec & Ecr
Eff
Ret
Lec & Ecr
Eff
Ret
LSL
0
-0,6V
1,2V
1,2V
1,2V
1,2V
Sélection
2,5V
1,2V
1,2V
-0,6V
-0,6V
-0,6V
Consigne
0
-0,6V
1,2V
0
-0,6V
1,2V
Intensité
800µA
0µA
0µA
0µA
0µA
0µA
Effet d’histoire
-
VB du
-
VB du
VB du
-
NMOS
NMOS
NMOS
diminue
diminue
diminue
Ecr : Ecriture, Lec : Lecture, Eff : Effacement, Ret : Rétention
TAB . 5.2: Polarisations du sélecteur de SL
concernant l’effet d’histoire traduit l’impact des différentes situations sur le potentiel du substrat
flottant du NMOS. On se rend compte qu’en fait, de nombreux cas se rapprochent des conditions
de polarisation utilisées lors de l’effacement. La conséquence est que le substrat du NMOS aura un
potentiel VB souvent très bas ce qui constitue un handicap car cela induit une tension de seuil plus
élevée et donc une conduction moins grande. Ce point est gênant lors de la polarisation en écriture
ou en lecture. En effet, un courant pouvant atteindre 800µA, correspondant à la somme de 32 fois le
courant d’écriture, doit pouvoir traverser le NMOS du sélecteur sans induire une chute de potentiel
trop importante (fig. 5.5).
sélection :
2,5V
BL
ON
OFF
GL
SL
consigne :
0V
VSL = qq 100mV
IEcr x32
x32
1,2V
IEcr x32
1,2V
2,5V
2,5V
1,2V
BL
Point mémoire
1,2V
IEcr x32
x32
1,2V
GL
SL
VGS
Raccès
1,2V
VGS
VSL
consigne :
0V
F IG . 5.5: Circuit équivalent à la SL lors de l’écriture
Le transistor NMOS du sélecteur étant polarisé en régime ohmique (faible VDS ), on peut le schématiser par une résistance (fig. 5.5). La chute de potentiel aux bornes de cette résistance va induire un
potentiel de SL supérieur à 0V. Celà résulte en des tensions VGS et VDS , pour les points mémoires,
plus faible et donc un courant de drain plus faible ce qui va limiter l’augmentation du potentiel de
SL. Ce phénomène conduit aussi à une augmentation du temps d’écriture (ID plus faible donc Iii plus
faible aussi) et il faut donc en tenir compte dans le choix du temps d’écriture.
94
Chapitre 5 Intégration dans une matrice de grande capacité
La dimension des transistors du sélecteur de SL se fait assez simplement avec les outils de simulation (Eldo). La tension de grille appliquée au NMOS du sélecteur lors de l’écriture étant très
supérieure à celle appliquée aux grilles des points mémoire, la largeur de ce transistor peut donc être
petite devant celle des 32 points mémoire réunis composants chaque mot. Quant aux dimensions du
PMOS, son rôle ne consistant qu’à charger la capacité parasite de la SL à la tension de rétention, elles
peuvent être restreintes.
Au final, le sélecteur de SL occupe une surface équivalente à près de 30% de celle des points mémoire (fig. 5.7(a)). Il s’agit donc d’un élément très coûteux en terme de surface. En effet, pour obtenir
un circuit mémoire compétitif en terme de densité, le ratio entre la surface des circuits périphériques
et celles des points mémoire doit être inférieur à 1. Son ajout est un handicap que les autres circuits
périphériques doivent compenser.
1.3
Caractéristiques électriques du plan mémoire
A présent que les différents éléments permettant la mise en matrice du point mémoire 1T-BULK
sont en place, on va déterminer les différentes caractéristiques que les circuits périphériques au plan
mémoire devront remplir. Ces caractéristiques découlent d’une part des points de fonctionnement vus
précédemment, et d’autres part de tous les éléments parasites tels les capacités de jonction ou des
lignes métalliques, ainsi que les résistances d’accès.
La première étape de cette étude est la mise en place du dessin de la matrice telle qu’elle est
réalisée physiquement. Ce dessin sert ensuite de support pour l’extraction des composants parasites
(capacités et résistances).
1.3.1 Capacités parasites d’un point mémoire
GL
Cgs
Cgd
BL
SL
Csb
Cgb
Cdb
F IG . 5.6: Capacités parasites d’un point mémoires 1T-BULK
La figure 5.6 est le schéma électrique équivalent du point mémoire 1T-BULK quand on le consi-
1 Mise en matrice du point mémoire
95
dère dans une organisation matricielle, avec toutes ses capacités parasites. On retrouve ainsi les capacités des jonctions de drain et source (Cdb et Csb) et celle de la grille (Cgb) que l’on a ramenées
à la masse. Cette dernière simplification permet une modélisation beaucoup plus facile lorsque l’on
considère un grand nombre de composants. Enfin, il y a les capacités dues au recouvrement de la
grille sur le drain et la source (Cgd et Cgs).
Capacité
Cgb + Cgs + Cgd
Csb + Cgs = Cdb + Cgd
Valeur
0,15fF
0,14fF
TAB . 5.3: Valeur des capacités parasites d’un point mémoire (W=160nm, L=180nm, et tox =50Å - procédé
CMOS 90nm)
1.3.2
Capacités parasites des interconnexions
Sélecteurs
de SL
mots de 32 bits
Connexions
GL-grilles
PMOS
NMOS
(a) Vue layout de la matrice mémoire
Sélecteur
de SL
mot de 32 bits
Connexion
GL-grilles
GL
Sélection
BL
BL
BL
BL
SL
consigne
Vrétention
Métal 3
polysilicium
Métal 2
Métal 1
(b) Schéma électrique de deux mots voisins dans le sens de la GL
F IG . 5.7: Intégration matricielle du point mémoire et des sélecteurs de SL
La figure 5.7 permet de mettre en évidence l’agencement des connexions métalliques au sein de
la matrice mémoire. Une vue en perspective faisant ressortir les connexions au niveau des points
mémoires est présentée sur la figure 4.16(b) du chapitre 3. Les différentes lignes métalliques, par
leur proximité, vont être couplées les unes aux autres. Il est déterminant de toutes les identifier pour
permettre une bonne modélisation d’un plan mémoire.
96
Chapitre 5 Intégration dans une matrice de grande capacité
C BL-GL3
GL métal 3
sélection(n-1)
sélection
C BL-SEL
C BL-GLp
GL polysilicium
C SEL-GL3
GL métal 3(n)
C SEL-GL3
sélection(n)
C SEL-GL3
GL métal 3(n+1)
SL (métal 1)
Lignes voisines
GL polysilicium
C SL-GLp
C BL-SL
SL (métal 1)
(a) Capacités parasites affectant une BL
BL(m+1)
BL(m)
BL(m+1)
C BL-BL
BL(m)
BL(m-1)
C BL-BL
(b) Autres capacités parasites
F IG . 5.8: Capacités parasites entre les différentes connexions (métal 1 à métal 3 et polysilicium)
Les connexions métalliques nécessaires à la mise en matrice du point mémoire 1T-BULK entraînent l’apparition de nombreux phénomènes parasites dus aux capacités comme le montre la figure
5.8. La plupart du temps, on peut simplifier le schéma électrique équivalent à la matrice en ramenant
toutes les capacités parasites à la masse. C’est le cas notamment en ce qui concerne les GL, et les
lignes de sélection : les lignes sont toujours activées une par une donc la valeur des couplages est
fixe. En revanche, dans le cas des BL, il est nécessaire de savoir comment les BL voisines doivent
être chargées. Le schéma électrique simplifié des couplages d’interconnexion est présenté sur la figure 5.9, le tableau 5.4 donnant leurs valeurs. Ces valeurs ont été extraites à partir du dessin d’un mot
avec les caractéristiques technologiques du procédé CMOS 90nm (dimensions, connexions en cuivre,
diélectrique à faible permittivité).
C BL-gnd
C GL-gnd
GL métal 3
sélection
C SEL-gnd
GL polysilicium
SL (métal 1)
C SL-gnd
BL(m+1)
C BL-BL
BL(m)
BL(m-1)
C BL-BL
F IG . 5.9: Schéma électrique équivalent avec prise en compte simplifiée des couplages des lignes de connexion
1 Mise en matrice du point mémoire
97
Capacité
CGL
CSL
CSEL
Cconsigne
CBL−BL
CBL−GN D
Valeur
4fF
3fF
0.3fF
3fF
0.13fF
0.07fF
TAB . 5.4: Valeur des capacités d’interconnexion pour un mot de 32 bits avec son sélecteur de SL (procédé
CMOS 90nm)
1.3.3
Bilan de la charge capacitive des différentes lignes d’une matrice mémoire complète
Capacité
CGL
CSL
CSEL
Cconsigne
CBL−BL
CBL−GN D
Valeur
560fF
8fF
330fF
270fF
34fF
56fF
TAB . 5.5: Valeurs des capacités parasites des différents accès à la matrice mémoire (cumul de la capacité de
jonction et d’interconnexion)
A présent on considère un plan mémoire de 512Kbit. Ce plan mémoire est organisé en 256 lignes
et 64 colonnes de mots de 32 bits. Le tableau 5.5 donne une estimation de la capacité parasite de
chacune des lignes d’accès au plan mémoire. On remarque que celle de la SL est très inférieure aux
autres. Cela est dû au fait que seuls 32 points mémoire sont connectés à une SL. Quant à la capacité
parasite de la BL, on retrouve ses deux composantes : la partie fixe du couplage qui se fait par rapport
à la masse, et une partie de constituée du couplage entre BL. La charge capacitive d’une BL est donc
maximale lorsqu’une BL sur deux seulement doit être chargée.
1.3.4
Résistance électrique des connexions de la matrice
Les lignes électriques utilisées n’étant pas parfaites et ayant des longueurs très grandes devant
leur section, la question de la résistance d’accès se pose pour un point mémoire situé loin des circuits
de contrôle.
Dans le cas de la BL, le point mémoire situé sur la 256ième ligne est en fait connecté en série via
une résistance d’accès de 170Ω qui correspond à la résistance parasite de la ligne métallique. Dans
le cas d’un courant d’écriture important de 30µA, une chute de potentiel de 5mV est attendue ce qui
n’est pas significatif. La question de la constante de temps de la BL se pose également. Pour cela on
la modélise par un simple circuit RC série avec C=CBL−GN D +2CBL−BL =124fF, R=170Ω, ce qui
constitue un pire cas, car la résistance et la capacité sont en fait distribuées sur la longueur de la ligne.
On calcule une constante de temps de l’ordre de 20ps. On peut donc négliger le retard induit par les
éléments parasites de la BL.
Dans le cas de la GL et la ligne de sélection, on calcule de la même façon des constantes de temps
respectivement égales à 200ps et 120ps. Ces valeurs, un peu plus élevées que pour la BL, restent
98
Chapitre 5 Intégration dans une matrice de grande capacité
acceptables dans le cadre de la mémoire 1T-BULK. Cependant, il peut s’avérer intéressant de couper
ces lignes en deux tronçons pour, d’une part, réduire la consommation électrique induite par la charge
et décharge de ces lignes, et d’autre part, pour obtenir plus de marge sur la constante de temps.
1.3.5 Consommation électrique de la matrice mémoire
Mode
Drain (BL)
Source (SL)
Grille (GL)
IDS
Ecriture
2,5V
0V
1,2V
20µA
Effacement
1,2V
-0,6V
0V
0µA
Lecture
1,2V
0V
1,2V
10µA
Rétention
1,2V
1,2V
1,2V
0µA
TAB . 5.6: Points de fonctionnement des opérations considérées pour le calcul de la consommation
On s’intéresse à présent à la consommation électrique du plan mémoire. Cette consommation
provient d’une part de l’énergie dépensée dans la charge et décharge des capacités parasites et d’autre
part de la conduction des points mémoire en lecture et en écriture. Pour quantifier la consommation,
on considère ici un cycle de rafraîchissement, c’est-à-dire une lecture, un effacement et une écriture.
La durée de chacune des étapes est fixée à 5ns et le tableau 5.6 présente les points de fonctionnement
sur lesquels sont basés les calculs de consommation :
– transition rétention-lecture : la SL doit être polarisée à 0V donc la consigne de SL passe de
1,2V à 0V et le signal de sélection de -0,6V à 1,2V. L’énergie consommée par ces transitions est
de E=C.∆V2 =1,1pJ (la décharge de la ligne de consigne n’étant que l’évacuation de l’énergie
accumulée pendant sa charge, on considère que l’opération ne consomme rien) ;
– consommation lors de la lecture : 32 points mémoire sont en lecture simultanément. L’énergie
consommée est de E=32.I.V.∆t=1,6pJ ;
– transition lecture - effacement : Lors de cette transition, le potentiel de la GL passe de 1,2V
à 0V et celui de la SL, donc de la consigne de SL, de 0V à -0,6V. E=0J ;
– l’effacement : lors de l’effacement, les points mémoire ne sont pas en conduction, leur consommation est donc nulle ;
– transition effacement - écriture : Lors de cette transition, la SL est rechargée à 0V, la GL à
1,2V et les BL à 2,5V. E(consigne)=0,1pJ, E(GL)=0,8pJ et E(BL)=3pJ ;
– consommation pendant l’écriture : 32 points mémoire en cours d’écriture simultanée. E=8pJ ;
– transition de retour en rétention : Lors de cette dernière transition, la SL est chargée à 1,2V,
2 Une approche de type FLASH
99
le signal de sélection est fixé à -0,6V et les BL sont déchargées. E(consigne)=0,42pJ ;
Au final, l’énergie dépensée dans les opérations de charge et décharge des capacités parasites est de
5,4pJ et celle dépensée lors des phases de conduction est de 9,6pJ, soit une consommation totale
de 15J. La phase de conduction de l’écriture constitue la moitié de la consommation totale du plan
mémoire lors d’un cycle de rafraîchissement sur 32 bits. Seules les dépenses d’énergie dues aux
charges et décharges des capacités parasites peuvent être optimisées, en utilisant des lignes (GL)
moins longues par exemple. En revanche, la part d’énergie utilisée lors de l’écriture ne peut pas être
maîtrisée au niveau circuit. Ce sont des améliorations du point mémoire (optimisation des jonctions)
qui permettront de réduire cette consommation.
Il est possible d’optimiser la consommation lors d’un cycle de rafraîchissement en agissant sur
tous les mots situés sur une ligne en même temps : les opérations de charge et décharge de la GL et de
la ligne de sélection permettent de valider 64 mots d’un coup. Ainsi le calcul de l’énergie consommée
pour le rafraîchissement de 64 mots, soit 2048 bits, donne 840pJ.
Si on considère que le temps de rétention est de 10ms, il faut donc compter 100x512 cycles de
rafraîchissement de 2048 bits pour maintenir les données stockées dans une mémoire de 1Mbit, soit
une puissance de 43µW par Mbit. Il faut rappeler que cette puissance consommée ne concerne que le
plan mémoire, celle de la périphérie va s’y ajouter.
2
Une approche de type FLASH
A présent, on s’intéresse au circuit mémoire dans son ensemble, c’est à dire, le plan mémoire, les
circuits de lecture, les contrôleurs de ligne, et enfin, les circuits de décodage d’adresse. Deux types
d’architecture ont été étudiés. Le premier, ressemble à ce qui est réalisé dans le cadre des mémoires
de type FLASH ou EEPROM. Cette approche a été la première envisagée. Elle a fait l’objet d’une
étude complète conclue par la réalisation d’un circuit de 8Mbit. Cependant, il est important de noter
dès maintenant qu’elle a été antérieure à de nombreuses mesures réalisées sur le point mémoire.
Les points de fonctionnement utilisés n’utilisent donc pas toutes les améliorations proposées dans le
chapitre 3.
Le point de fonctionnement utilisé pour la réalisation du circuit de 8Mb est présenté dans le
tableau 5.7. Le point mémoire était basé sur un transistor NMOS avec L=350nm, W=300nm, et tox
=65Å. La durée de chacune des opérations de fonctionnement (lecture, écriture et effacement) est
prévue pour être de 10ns. La contrainte principale se situe au niveau de la lecture, mais ce point est
décrit plus en détail dans la partie réservée à ce circuit.
100
Chapitre 5 Intégration dans une matrice de grande capacité
Mode
Drain (BL)
Source (SL)
Grille (GL)
IDS
Ecriture
0V*/3,3V
0V
1,2V
20µA à 30µA
Effacement
0V
-1,2V
-1,2V
0µA
Lecture
0,4V
0V
1,2V
5µA à 15µA
Rétention
0V
0V
0V
0µA
* : dans le cas d’un point mémoire ne devant pas être écrit
TAB . 5.7: Points de fonctionnement des opérations de base utilisés pour l’approche de type FLASH
développée avec le procédé CMOS 0,13µm
Un autre point important à noter est l’utilisation de circuit de sélection de GL. En effet, le point de
fonctionnement utilisé ne permet pas d’éviter le pompage de charge au niveau des grilles des points
mémoire non adressés. L’utilisation de GL locale (LGL) permet de contourner ce problème de la
même façon que celui de la sélectivité de l’effacement. Les sélecteurs de GL fonctionnement sur le
même principe que les sélecteurs de SL et sont de conception presque identique.
2.1
Architecture
2.1.1 Architecture générale
L’élément déterminant dans le choix de l’architecture est le circuit de lecture. Dans le cas de la
mémoire 1T-BULK, c’est un courant électrique qu’il s’agit de mesurer. Ce type de mesure n’est pas
aisé en technologie CMOS et le circuit la permettant est souvent complexe, et donc grand. A partir
de ce constat, il est apparu intéressant de partager chaque circuit de lecture avec le maximum de BL.
Ainsi, le circuit de lecture n’a plus besoin d’occuper une surface sévèrement contrainte par les aspects
de densité.
L’architecture résultante, présentée sur la figure 5.10, est donc composée d’un décodeur et contrôleur de ligne, et de plusieurs pages composées d’un plan mémoire de 128Kbit, d’un multiplexeur (16
vers 1) et de 32 circuits de lecture.
Le choix de la taille du multiplexeur est un compromis entre plusieurs paramètres : il occupe une
place minimum incompressible due au fait que ce sont 32 BL qui sont multiplexées. Ce circuit est
donc doté d’un bus de 32 bits dans une direction perpendiculaire à celle des BL. Ce bus définit en fait
l’encombrement du multiplexeur par colonne multiplexée. Pour être une solution acceptable en terme
de densité, le multiplexeur doit occuper une surface inférieure à celle des circuits de lecture qu’il
permet alors d’économiser. Ce critère fixe la limitation inférieure du nombre de colonne multiplexée.
La limitation supérieure ne peut pas être facilement définie. Elle va être issue d’un compromis entre
2 Une approche de type FLASH
101
une page :
une page :
..............
décodeur de ligne
x2 pour 512Kbit
16 colonnes de 256 lignes
16 colonnes de 256 lignes
mots de 32 bits
mots de 32 bits
colonne
Multiplexeur 16:1 - 32 bits
Multiplexeur 16:1 - 32 bits
32 circuits de lecture
32 circuits de lecture
ligne
F IG . 5.10: Architecture de mémoire avec multiplexage des BL
le gain de densité présenté par un multiplexage plus important d’une part, et l’augmentation de la
bande passante obtenue si le nombre de circuit de lecture est augmenté d’autre part. Le ratio de 16
vers 1 permet d’obtenir une bande passante en rafraîchissement suffisante pour que la mémoire soit
disponible 99% du temps (en considérant une durée du rafraîchissement de 30ns et une période de
10ms).
2.1.2
Sélection des colonnes
En plus du multiplexage, qui permet de n’activer que les BL nécessaires, un circuit de sélection
des colonnes est également nécessaire. Son rôle est de fournir les signaux adéquats aux sélecteurs
de SL et de GL. Ce circuit doit permettre d’imposer de nombreux potentiels différents aux lignes de
contrôle, de plus, les capacité parasites à charger sont importantes. Ce circuit constitue l’élément le
plus important de la périphérie de la mémoire de 8Mb : il représente près de 50% de la périphérie ce
qui est considérable.
2.2
Circuit de lecture
Le circuit de base des amplificateurs de lecture que les DRAM utilisent, est toujours composé
d’une paire de deux inverseurs rebouclés, même dans les circuits les plus récents [45, 60]. Ce type
d’amplificateur permet de comparer rapidement une différence de tension. Mais la lecture d’une donnée d’un point mémoire 1T-BULK n’est pas comparable à celle d’un point mémoire DRAM standard.
Aussi, il est préférable de s’intéresser aux autres types de mémoire utilisant une lecture en courant.
Parmi ces mémoires, il y a les FLASH par exemple, ou bien encore les futures MRAM. Cependant,
les ordres de grandeur des courants lus dans le cas des FLASH sont très différents de ceux d’une
102
Chapitre 5 Intégration dans une matrice de grande capacité
mémoire 1T-BULK. Notamment, les variations de tension de seuil entre les états 0 et 1 dépassent la
plupart du temps le volt et les circuits de lecture proposés avec ces mémoires [4, 9] ne sont pas adaptés à la mémoire 1T-BULK. Les mémoires MRAM, dont l’opération de lecture consiste à mesurer
la résistance d’une jonction magnétique, sont beaucoup plus proches de la mémoire 1T-BULK sur
ce point. Cependant les circuits de lecture les plus aboutis utilisent des temps de lecture (25ns) trop
importants pour une application de type DRAM [3, 5, 34].
Un type de circuit de lecture en courant ultra-rapide a également été proposé [7, 6]. Cependant, son
architecture le rend extrêmement sensible à la dipersion des caractéristiques des transistors. De plus,
pour fonctionner de manière satisfaisante, une différence de courant importante (plusieurs dizaines
de microampère) est nécessaire. Il n’est donc pas adapté à la mémoire 1T-BULK.
L’exemple de réalisation le plus proche de nos spécifications, est le circuit de lecture proposé
dans le cadre de la mémoire 1T-DRAM-SOI développée par Toshiba [39]. Cependant, les marges
de lecture disponibles avec la technologie SOI (I0 =0,2µA et I1 =1,6µA) est considérablement plus
réduite que celle que l’on a avec la technologie sur silicium massif (I0 =8µA et I1 =13µA). Il en résulte
un temps de lecture beaucoup plus important (65ns)[24]. Dans le cas de la mémoire 1T-BULK, il va
être possible d’obtenir plus rapide, car la précision exigée est moins importante.
GL : 1,2V
Point mémoire
SL : 0V
BL : 0,4V
IR
VB
Circuit de lecture
CBL
F IG . 5.11: Conditions de lecture
L’opération de lecture est un élément clé dans le fonctionnement d’une mémoire. Sa rapidité
conditionne en grande partie les performances du circuit. Ce circuit doit répondre à plusieurs spécifications, toutes contradictoires : haute précision (différences de courant inférieures à 10µA), vitesse de
lecture (10ns), surface réduite. L’étude de ce circuit (fig. 5.11) traite de nombreux points : application
de la polarisation de lecture, régulation du potentiel de BL, génération d’une référence, amplification
de la différence de courant et comparaison en tension pour générer un signal logique indiquant l’état
du point mémoire lu.
2 Une approche de type FLASH
2.2.1
103
Cellules de référence
Le premier point à regarder est "que mesure-t-on ?". Toute mesure implique une comparaison
à une référence, on n’échappe pas à cette règle. Deux types de référence en courant peuvent être
envisagés : une référence fixe, une source de courant compensée en température et en tension par
exemple, ou alors une référence souple, basée sur une mesure d’un autre point mémoire par exemple.
C’est ce deuxième cas qui a été privilégié. Pour cela deux raisons : on ne connaît pas précisément
l’intensité des courants qui correspondent respectivement à l’état 1 et à l’état 0 ; et la valeur du courant
de lecture évolue en fonction du temps et de la température.
Sélecteur
de SL
mot de 32 bits
références
16 bits
16 bits
GGL
GSL
sélecteur
de SL SL
sélecteur
de GL
BL
BL
BLref
BLref
BL
BL
GL
F IG . 5.12: Cellules de références dans un mot de 32 bits
La solution proposée consiste donc à mesurer la moyenne des courants d’une cellule programmée
à 1 et d’une autre à 0, et d’utiliser cette mesure comme référence de comparaison. De plus, afin de
s’assurer que les deux cellules de référence ont bien subi les mêmes perturbations et le même temps
de rétention que les cellules lues, on les a intégrées dans le même mot (fig. 5.12). On note que ce ne
doit pas toujours être la même cellule de référence qui doit être programmée à 1 pour éviter de les
faire vieillir différemment.
On définit par la suite le courant de référence comme le courant de mode commun des cellules
lues. Ensuite il y a une différence de courant ∆I dont le signe détermine si la cellule lue est à l’état 1
ou 0.
2.2.2
Principe de fonctionnement de la lecture en courant
Le circuit de lecture du courant utilise un schéma classique en technologie CMOS : on intègre la
différence entre le courant de référence et le courant lu sur un noeud capacitif (fig. 5.13). Cela permet
de convertir en tension, tout en l’amplifiant, une faible différence de courant ∆I. Il est facile ensuite,
104
Chapitre 5 Intégration dans une matrice de grande capacité
I +I
I ref = 0 1
2
Vc
∆Ι<0
∆Ι
Vc
I cell = Iref + ∆I
Vc (t=0)
temps
∆Ι>0
F IG . 5.13: Intégration d’une différence de courant sur un noeud capacitif
en technologie CMOS, de mesurer rapidement la valeur du potentiel Vc sur le noeud capacitif.
La mise en oeuvre de ce noeud d’intégration nécessite de polariser le point mémoire correctement
de façon à avoir un courant de lecture cohérent, et d’être capable de fournir le courant de référence.
Vc
Vconsigne
+
-
I cell
VBL
F IG . 5.14: Schéma de principe de la régulation en tension de la BL
La polarisation du point mémoire en écriture nécessite un potentiel de BL déterminé. Il est donc
nécessaire de réguler ce potentiel pour qu’il soit constant quelle que soit l’intensité du courant lu.
La régulation en tension se fait à l’aide d’un transistor monté en source suiveuse. Un amplificateur
différentiel peut intervenir dans une boucle de contre-réaction qui permet d’assurer une régulation
correcte. Les spécifications et le mode de réalisation sont décrits plus loin dans le texte.
Les cellules de références et les cellules lues sont polarisées à l’aide du même dispositif de régulation en tension de la BL. On peut donc comparer leur courant. Cependant cela ne suffit pas pour
permettre l’intégration de la différence ∆I entre le courant de référence et celui de la cellule lue car
ces courants ne circulent pas dans la même branche. Pour résoudre ce problème, on utilise un miroir
de courant (fig. 5.15). Ce dispositif permet de "copier" le courant de la branche de référence dans
celle de lecture. Il est donc possible, à présent, de procéder à l’intégration du courant ∆I. Comme
pour le dispositif précédent, la description détaillée des spéfications et méthodes de mise en oeuvre
est faite plus loin dans le texte.
Le miroir de courant permet la copie du courant de référence dans la branche d’intégration. Or le
courant de référence est basé sur la moyenne du courant d’une cellule à l’état 1 et celui d’une cellule
2 Une approche de type FLASH
105
VDD
VDD
miroir de courant
I ref
I ref
Vc
I cell
régulation
de tension
VBL
I ref
régulation
de tension
VBL
I cell
BL reférence
BL cellule lue
F IG . 5.15: Mise en place du noeud d’intégration de la différence de courant
VDD
VDD
Vref
I ref
I cell 1
I ref
∆I
régulation
de tension
VBL
I cell 1
BL référence 1
∆I
I cell 0
régulation
de tension
VBL
I cell 0
I
+I
I ref = cell 0 cell 1
2
I cell 1= I ref + ∆I
I cell 0= I ref - ∆I
BL référence 0
F IG . 5.16: Génération de la référence avec deux cellules de référence
à l’état 0 et non sur une unique cellule de référence. La figure 5.15 est donc incomplète sur ce point
et le schéma de la branche de référence doit être substitué par celui de la figure 5.16 qui permet de
générer simplement la référence.
La dernière étape de lecture consiste à amplifier le potentiel du noeud d’intégration de façon à générer un signal logique reflétant l’état de la cellule lue. Un amplificateur différentiel en tension à grand
gain et en boucle ouverte permet de déterminer le signe de Vc -Vref et donc l’état du point mémoire
lu. Le potentiel Vref utilisé ici est créé par le circuit de génération de la référence. Il correspond à la
valeur qu’aurait Vc si Iref = Icell . L’intégration de tous ces éléments au sein d’un circuit de lecture
en courant complet est montré sur la figure 5.17. Pour lire un mot de 32 bits, il suffit d’implémenter
32 fois la branche de lecture.
106
Chapitre 5 Intégration dans une matrice de grande capacité
VDD
VDD
VDD
Vref
Vref
I ref
∆I
I cell 1
∆I
régulation
de tension
VBL
I cell 1
BL référence 1
I ref
I ref
I cell 0
I cell
régulation
de tension
VBL
I cell 0
régulation
de tension
VBL
I cell
BL référence 0
+
Sortie
Vc
-
BL cellule lue
x32
F IG . 5.17: Circuit de lecture en courant complet
2.2.3 Charge et régulation du potentiel de la BL
Dans cette section, on aborde le problème de la charge de la BL au potentiel de lecture ainsi que
la régulation de ce potentiel.
Le potentiel de BL est régulé afin d’éviter qu’il varie en fonction de l’intensité du courant de
lecture. Une méthode de réalisation performante était proposée sur la figure 5.14. Cependant, elle
ne permet pas de remplir l’objectif de densité auquel sont soumis tous les sous-ensembles du circuit
mémoire à cause de la surface qu’occuperait l’amplificateur opérationnel.
Vc
Vreg
I cell
VBL
F IG . 5.18: Schéma de la régulation du potentiel de BL contrôlée par un inverseur
On a mis en place une solution de régulation où la contre-réaction est assurée par un inverseur
(fig. 5.18). Le principe de cette méthode consiste à utiliser la tension de seuil de l’inverseur comme
potentiel de référence. En première approximation, on peut décrire sa fonction de transfert par l’équation 5.1 avec Vt sa tension de seuil et A son gain, dont la mesure est mise en évidence sur la figure
5.19. Cette fonction de transfert est la même que celle du dispositif utilisant un amplificateur opéra-
2 Une approche de type FLASH
107
tionnel. L’utilisation de l’inverseur permet donc une intégration dense (deux transistors seulement) de
la régulation de la BL.
Vs = A(Vt − Ve )
Vs en V
Ln=0,27µm
Ln=0,3µm
(5.1)
Ln=0,33µm
Pente = A
1,2V
Ve
Vs
Ve en V
F IG . 5.19: Caractéristique Ve=f(Vs) simulée de l’inverseur de la boucle de régulation Ln=0,3µm, Ln+/-10%,
Wn=3µm, Lp=0,3µm, et Wp=0,3µm (Eldo)
Il est possible de modifier légèrement la tension de seuil de l’inverseur en changeant l’équilibre
entre la largeur des deux transistors le composant (fig. 5.18). Ainsi, si le NMOS de l’inverseur est
très large devant le PMOS, une tension de seuil proche de 0,4V peut être obtenue avec une tension
d’alimentation de 1,2V (fig. 5.19). De plus, si les deux transistors ont des tailles très différentes (un
facteur 10 dans ce cas), une légère variation de celles-ci (+ ou - 10% sur Ln dans cet exemple) ne
provoque qu’une faible variation de la tension de seuil. En revanche, ce dispositif est extrêmement
sensible à la tension d’alimentation. En effet, le seuil est un ratio de la tension d’alimentation et
non une valeur absolue. De même, il est également sensible à la température et aux dispersions de
performances liées au procédé de fabrication (généralisées à une plaque entière). Ce dispositif permet
donc de réguler toutes les BL d’une puce au même potentiel, en revanche, il ne permet pas de le fixer
de manière précise.
On considère à présent la polarisation de la BL au potentiel de lecture. Le potentiel initial de la
BL est de 0V. La boucle de régulation permet la charge de la BL. Cependant, la BL étant fortement
capacitive, la porter au potentiel de lecture peut être long. De plus, la génération de la référence et
l’intégration de la différence de courant nécessitent que le potentiel de BL soit stabilisé. En effet,
si ce n’est pas le cas, le courant de charge de la BL, celui qui traverse le noeud d’intégration, ne
correspond pas à celui du point mémoire mais à la somme de ce dernier, et de celui de charge de
la capacité parasite de la BL (fig. 5.20). Il est donc très intéressant d’ajouter un circuit permettant
108
Chapitre 5 Intégration dans une matrice de grande capacité
Vc
Vreg
VBL
I BL
BL
IC
capacité parasite de BL
BL
I cell
GL
SL
1,2V
CBL
Point mémoire
0V
F IG . 5.20: Répartition des courants lors de l’étape de polarisation de la BL
d’injecter rapidement beaucoup de charge dans la BL, permettant ainsi d’accélérer la mise en place
de la polarisation de lecture (fig. 5.21).
Circuit de charge rapide
Vc
Vs en V
Vdd
1,2
Ve
Vs
0,6
0
0
VBL
(a) Schéma électrique
0,6
1,2
Ve en V
(b) Simulation de la fonction de transfert du trigger
(Eldo)
F IG . 5.21: Circuit de charge rapide de la BL
Ce circuit doit remplir deux contraintes : il ne doit pas amener la BL à un potentiel supérieur à
celui de la régulation et il ne doit en aucun cas pouvoir s’activer lors de la phase d’intégration. La
première contrainte résulte du fait que la boucle de régulation ne permet pas de réduire le potentiel de
la BL, la décharge de celle-ci doit s’opérer via le courant de lecture qui passe dans le point mémoire.
Afin de répondre à ces deux contraintes, un système de précharge commandé par un circuit de type
"trigger de Schmidt" à été mis en place (fig. 5.21(a)). Celui-ci permet non seulement d’arrêter la
charge de la BL quand son potentiel dépasse un certain seuil, mais il empêche en plus la réactivation
du circuit de charge (fig. 5.21(b)).
2 Une approche de type FLASH
VBL en V
109
Sans circuit de charge rapide
Avec circuit de charge rapide
désactivation du circuit de charge
Temps en s
I en A
Sans circuit de charge rapide
Avec circuit de charge rapide
Courant de charge de la capacité parasite de BL
Courant de lecture du point mémoire
désactivation du circuit de charge
Temps en s
F IG . 5.22: Comparaison du temps de charge de la BL avec ou sans le circuit de charge rapide
La simulation de la charge de la BL avec ou sans le circuit de charge rapide montre l’intérêt de
son implémentation au sein du circuit de lecture : le temps de charge de la BL passe de 2ns sans,
à 1ns avec (fig. 5.22). On note cependant qu’au bout de 1ns, la BL n’est pas tout à fait chargée au
bon potentiel, mais la part du courant de charge de la capacité parasite est très inférieur à celui du
point mémoire. Cela permet au noeud d’intégration, situé en amont de la régulation, de se polariser
correctement plus rapidement.
2.2.4
Propagation de la référence
L’intégration de la différence de courant est une étape importante qui permet à la fois de faire une
conversion courant-tension du signal et d’amplifier cette tension. Cette partie du circuit de lecture est
basé sur un miroir de courant. Ce type de circuit nécessite un excellent appariement des transistors
qui le composent, et que ceux-ci soient dans des conditions de polarisation équivalentes.
De fait, les tensions VGS des transistors d’un miroir de courant sont identiques. Il n’en est pas
de même pour les tensions VDS . Cependant, si celles-ci sont supérieures à la tension de saturation
VDSAT , alors leurs variations n’ont que peu d’influences sur le courant de drain. Pour augmenter la
plage de fonctionnement des miroirs, il est nécessaire de réduire la tension de saturation VDSAT des
transistors pour un courant de drain donné, ce qui revient a diminuer la tension VGS permettant ce
courant de drain puisqu’il est fonction de ((VGS − VT )2 . Il est donc avantageux de dimensionner les
transistors du miroir de telle sorte que W≫L.
110
Chapitre 5 Intégration dans une matrice de grande capacité
Le procédé de fabrication n’étant pas parfait, deux transistors en tous points identiques et voisins
sur une même puce peuvent avoir des performances sensiblement différentes. Il est possible de réduire de manière considérable l’impact de ces variations en dessinant des transistors avec de grandes
dimensions, ainsi les fluctuations locales sont moyennées. Etant donnés les objectifs de précision du
circuit de lecture, ces variations rendent nécessaire l’usage de transistor de taille importante dans le
miroir et donc avec un L grand (la condition W≫L étant toujours valide).
Les caractéristiques élémentaires de dimensionnement des transistors PMOS des miroirs étant
posées, on étudie à présent le temps de réponse et la précision de ce dispositif. On a montré comment
à partir de deux cellules de référence, on pouvait effectuer la lecture des 32 cellules lues (fig. 5.17).
Cependant ce circuit a certaines limitations. Dans le montage qui a été présenté, le noeud de référence,
permettant la polarisation de chaque branche de lecture de l’amplificateur, est très fortement chargé
capacitivement. Ce montage ne correspond plus à celui du miroir classique où la taille du transistor de
copie excède rarement d’un facteur 10 celle du transistor monté en diode (drain et grille connectés).
VDD
VDD
x2
Vref
I ref + Ic
I ref + Ic
Vref
Vc
+
sortie
-
Ic
I ref
I cell
x32
Capacité parasite : 32 grilles de PMOS + 32 entrées de comparateur
(a) Principe de la perturbation
Vref en V
0
capacité parasite faible (un seul transistor)
capacité parasite élevée (500fF ~16 transistors)
1
2
3
4
5
6
7
8
9
10
Temps en ns
(b) Simulation de l’effet de la capacité parasite (Eldo)
F IG . 5.23: Augmentation du délai de propagation dans les miroirs de courant due à une capacité parasite
importante
2 Une approche de type FLASH
111
La figure 5.23(a) permet d’illustrer l’effet de la capacité parasite du noeud de référence sur le
miroir de courant : lorsque le courant de la cellule de référence évolue, c’est le cas lors de la phase de
charge de la BL, le potentiel Vref du noeud de référence met un certain temps à atteindre son nouvel
état d’équilibre. Il est possible de décrire ce phénomène par une équation différentielle, cependant, elle
n’est pas linéaire et n’a pas de solution analytique simple. On a donc procédé à une étude qualitative
de ce mécanisme :
– De la capacité parasite : plus elle est importante, plus le nombre de charge à apporter pour
atteindre la valeur adéquate de Vref est important, et donc, plus le temps de réponse est long ;
– Des dimensions du PMOS : Si le rapport de la largeur sur la longueur est important, alors
il suffit d’un faible changement de la tension VGS pour pouvoir obtenir le courant de drain
adéquat. Par conséquent, plus ce ratio est élevé plus le temps de réponse est court ;
Pour réduire le délai engendré par la capacité parasite, il faudrait augmenter la largeur W des transistors et réduire leur longueur L. Or cela n’est pas possible. Il n’existe donc pas de moyen de contourner
le problème du temps de réponse du miroir de courant avec ce montage.
VDD
VDD
VDD
suiveur
Vref
+
I ref
I ref
I cell 1
régulation
de tension
VBL
I cell 1
BL référence 1
∆I
∆I
I cell 0
régulation
de tension
VBL
I cell 0
BL référence 0
Vref ’
+
I ref
Vc
Sortie
-
I cell
régulation
de tension
VBL
I cell
BL cellule lue
x32
F IG . 5.24: Ajout d’un suiveur de tension pour compenser la capacité parasite du noeud de référence
Cependant, la simulation montre qu’une capacité parasite importante entraîne un délai prohibitif
pour le temps de lecture que l’on vise (fig. 5.23(b)). Ce problème as été résolu par l’ajout d’un amplificateur opérationnel monté en suiveur entre les deux transistors qui génèrent la référence et les
32 branches de lecture (fig. 5.24). L’amplificateur opérationnel implémenté est composé d’un étage
différentiel suivi d’un amplificateur en source commune avec une capacité miller (entre la grille et
le drain, cf fig. 5.25(a)). Le suiveur de tension ainsi synthétisé a une bande passante de 500MHz,
et un slew-rate de 200mV.ns−1 . Ces performances permettent d’assurer la propagation du signal de
112
Chapitre 5 Intégration dans une matrice de grande capacité
référence dans un temps acceptable (2 à 3ns en fonction des variations du procédé de fabrication)
dans la ligne de référence, malgré sa charge capacitive élevée de 1,5pF (fig. 5.25(b)). Cependant, ce
dispositif a un coût important en ce qui concerne le courant qu’il consomme : 1mA à 2mA sous 1,2V.
Tension en V
0,8
Vref
Vref ’
I2
I1
0,6
Etage différentiel
Cm
S
E-
E+
I-
0,4
I+
I-
0,2
Source commune
à capacité Miller
Miroir de courant
0
0
1
2
3
4
6
5
Temps en ns
(a) Schéma de l’amplificateur opérationnel à capacité mil-
(b) Simulation Eldo de la polarisation de
ler
la ligne de référence lors d’une lecture
F IG . 5.25: Accélération de la propagation de la référence grâce un amplificateur opérationnel à capacité
miller.
2.2.5 Amplification en tension
L’étape finale de la lecture peut se diviser en deux phases : l’intégration de la différence entre
le courant de référence et celui de la cellule lue, puis l’amplification du signal ainsi obtenu. On a
d’abord mis en place cette deuxième phase pour pouvoir en extraire les conditions à réunir pour
effectuer correctement la comparaison.
L’amplificateur en tension doit permettre d’amplifier une différence de potentiel de quelques dizaines de millivolts pour atteindre en sortie des niveau logiques (0V ou 1,2V par exemple) en 1ns.
Les signaux d’entrée (E+ et E-) attaquent les grilles de deux NMOS. Ainsi les tensions d’entrées
modulent une impédance montée en série avec la source des NMOS de deux inverseurs montés têtebêche (fig. 5.26(a)). Au repos, un dispositif permet de précharger tous les noeuds des deux inverseurs
au potentiel d’alimentation et de les isoler des deux NMOS d’entrée. Cet état est de nature instable
et lorsque le signal de validation est porté à la tension d’alimentation, les différents noeuds du circuit
vont se décharger au travers des NMOS d’entrée. La branche à laquelle la tension d’entrée la plus
élevée est appliquée va se décharger plus rapidement, cette différence va être amplifiée par les deux
2 Une approche de type FLASH
Validation
Inverseurs tête-bêche
Validation
Vdd
Circuit de précharge
Vdd
113
Tension en V
1,4
S+
Vdd
S-
1,2
E+=0,5V
S-
1
S+
E+=0,6V
E+=0,7V
0,8
E+=0,8V
Entrée- = 0,65V
0,6
E+=0,5V
Validation
E+=0,6V
0,4
Entrée +
E+=0,7V
E+=0,8V
Entrée 0,2
Etage d’entrée
Validation
0
(a) Schéma électrique de l’amplificateur
0
0,5
1
1,5
2
Temps en ns
(b) simulation Eldo de l’amplificateur pour différentes tensions d’entrée
F IG . 5.26: Amplificateur différentiel de tension avec gachette de déclenchement (signal validation)
inverseurs et un nouvel état stable se met en place. La simulation montre que ce dispositif réagit en
moins de 1ns pour une différence des tensions d’entrée de 50mV (fig. 5.26(b)).
On s’intéresse maintenant à la vitesse d’intégration de la différence de courant. Cette vitesse
dépend de la capacité parasite qui charge le noeud d’intégration et de la différence de potentiel à
atteindre avec le noeud de référence. Le critère qu’on s’est fixé est de 100mV. Quant à la capacité
du noeud d’intégration, on n’a pas vraiment de degré de liberté pour la réduire : elle provient de la
capacité d’entrée de l’amplificateur différentiel en tension, ainsi que de celle des jonctions de drain
du PMOS du miroir de courant et du NMOS du transistor de régulation de la BL. Or ces différents
éléments sont déjà contraints par d’autres critères. De plus, en début de lecture le noeud d’intégration
n’a pas la même valeur que celui de référence à cause du délai de propagation de ce potentiel. Donc au
final on peut fixer comme critère une intégration qui permet une déviation de 500mV. L’équation (5.2)
permet de calculer en fonction du temps d’intégration la différence minimale de courant nécessaire.
Lors de la simulation de la propagation de la référence (fig. 5.26(b)), on a vu qu’il faut au moins
3ns pour avoir un signal de référence utilisable. On peut donc prendre 3ns comme critère de temps
d’intégration. La différence minimale de courant entre la cellule lue et la référence est alors de 1,5µA
au minimum, soit une différence minimale de 3µA entre une cellule à l’état 1 et une autre à l’état 0.
C’est la précision optimale du circuit de lecture.
(Iref − Icell ) =
Cintgration .∆Vc
Tintgration
(5.2)
114
Chapitre 5 Intégration dans une matrice de grande capacité
Tension en V
1,2
1 Vref ’ Vref
0,8
VC état 0
0,6
VC état 1
0,4
0,2
VBLcell
VBLref
0
0
1
2
3
4
5
6
7
8
9
Temps en ns
F IG . 5.27: Simulation Eldo du circuit de lecture complet (CBL =400fF, I0 =16µA, et I1 =20µA)
Tension en V
1,4
VC état 0
1,2
1
Vref ’
0,8
0,6
0,4
0,2
VC état 1
0
0
1
2
3
4
5
6
7
8
9
10
Temps en ns
F IG . 5.28: Simulation Eldo du circuit de lecture complet pour toutes les combinaisons de déviation du
procédé de fabrication (corner), de température (-40, 27 et 85o C), et de tension d’alimentation (1,2V +/-10%)
La figure 5.27 montre le résultat de la simulation du circuit de lecture complet. L’enchaînement
des différentes étapes (charge de la BL, stabilisation de la référence et intégration) est bien visible. La
figure 5.28 présente le résultat de simulations équivalentes mais en prenant en compte les variations du
procédé de fabrication, de la température, de la tension d’alimentation. Cette figure met en évidence
que dans tous les cas, le potentiel du noeud d’intégration est bien distinct entre les états 1 et 0 et
vis-à-vis de la référence.
2.2.6 Validation par la mesure
Le circuit de lecture qui vient d’être présenté a été fabriqué sur un circuit isolé en plus d’être
embarqué dans celui de la mémoire 8Mb afin de permettre sa caractérisation. Cette caractérisation
2 Une approche de type FLASH
115
Vdd
Vdd
Vdd
+
−
ΟΑ
+
sortie
−
C ref
régulation
du potentiel
de BL
régulation
du potentiel
de BL
Circuit de
charge rapide
régulation
du potentiel
de BL
Circuit de
charge rapide
Validation
Circuit de
charge rapide
C BL
R=20kΩ
R=20kΩ
R=20kΩ
C BL
V ref0
V ref1
V cell
F IG . 5.29: Schéma électrique du dispositif d’évaluation du circuit de lecture
a été réalisée à l’aide d’un testeur numérique. La figure 5.29 montre le schéma du dispositif de test.
Il comporte les deux branches de référence, le suiveur de tension et une branche de lecture. Afin de
simuler les conditions réelles d’utilisation, la ligne de référence est chargée par une capacité parasite
de 1,5pF et les BL par des capacités parasites de 500fF. Le courant dans chacune des trois branches se
règle avec les potentiels appliqués à leurs bornes. Lors de cette mesure, on s’est attaché à déterminer
la marge de lecture de l’amplificateur en fonction de plusieurs paramètres dont la température et
l’intensité du courant de référence.
Avant d’étudier la marge de lecture de l’amplificateur de lecture, on a mesuré le potentiel de
régulation de la BL. Le dispositif de mesure utilisé est présenté sur la figure 5.30(a) : on mesure
le courant au travers de la résistance de la branche de lecture puis en appliquant simplement la loi
d’ohm, on peut déterminer le potentiel de régulation de la BL. Les résultats obtenus (fig. 5.30(b))
montrent que la régulation n’est pas parfaite et qu’une légère chute de tension se produit lorsque
l’intensité demandée augmente. L’aggravation de ce phénomène lorsque la tension d’alimentation
diminue s’explique par le fait que les transistors de la branche de lecture ne sont plus polarisés en
régime de saturation, par conséquent l’intensité qu’ils délivrent dépend de la tension VDS à leurs
bornes. Une tension d’alimentation trop basse ne convient donc pas à ce type de dispositif.
La marge de lecture a été étudiée en fixant un courant de référence connu et en mesurant la plus
petite différence entre les courants des états 1 et 0 qui permette une lecture correcte. La figure 5.31
montre les résultats de mesures réalisées sur toutes les puces d’une plaque 200mm. Seuls les moins
bons résultats sont présentés ici. La lecture est correcte pour les combinaisons de points se trouvant
116
Chapitre 5 Intégration dans une matrice de grande capacité
Vdd
Vref ’
régulation
du potentiel
de BL
Circuit de
charge rapide
R=20kΩ
C BL
V BL - V cell
I cell
V cell
(a) Dispositif de mesure de la ten-
(b) Mesure du potentiel de régulation pour plusieurs tensions d’alimentation
sion de régulation de BL
F IG . 5.30: Mesure du potentiel de régulation de la BL
lecture valide
lecture erronée
F IG . 5.31: Marge de lecture mesurée en fonction du temps de lecture et de la température
au-dessus des courbes. Le premier point que l’on constate est que plus le courant de référence est
élevé, plus la différence entre état 1 et état 0 doit être importante pour permettre une bonne lecture.
Cela s’explique par le fait que la variation de la tension de grille des PMOS des miroirs de courant
diminue pour une variation d’intensité donnée lorsque le courant de référence augmente. On observe
également qu’un temps de lecture plus long permet d’améliorer sensiblement les performances du
circuit de lecture. Enfin, lorsque la température est plus élevée, la sensibilité du circuit de lecture
2 Une approche de type FLASH
117
augmente également.
Ces mesures montrent que le circuit de lecture développé pour le circuit mémoire de 8Mb fonctionne correctement. Il rend possible le discernement de différences de courants inférieures à 4µA
pour un courant de référence de 10µA, et cela en 10ns seulement. Ces performances très élevées
rendent possible l’utilisation d’un point mémoire 1T-BULK dans une application haute performance
utilisant une DRAM embarquée.
2.3
Réalisation de la mémoire de 8Mb
Plan mémoire
Circuits périphériques
Plan de 512Kbits
Décodeur de ligne
ZOOM
Page de 128Kbits
16 colonnes de 32 bits
x 256 lignes
Circuits d’entrée/sortie
Circuits de lecture (32 bits)
Circuits de commande des
multiplexeurs et des
sélecteurs de SL et de GL
Multiplexeurs 16:1
Cellules mémoire
+ sélecteurs de GL et SL
- 16 colonnes -
F IG . 5.32: Vue du dessin (layout) d’un bloc de 1Mbit du circuit mémoire de 8Mbit
On s’intéresse à présent à la réalisation de la mémoire et à son test. La figure 5.32 montre une vue
du dessin d’un des 8 blocs de 1Mbit qui composent le circuit mémoire. Cette figure met en évidence
la surface occupée par les différentes fonctions nécessaires au circuit mémoire. On remarque que
la part la plus importante des circuits périphériques est occupée par les systèmes de sélection des
118
Chapitre 5 Intégration dans une matrice de grande capacité
colonnes, c’est-à-dire les circuits de commande des multiplexeurs, et des sélecteurs de SL et de GL.
Cette surface importante s’explique par la complexité des signaux de commande nécessaires : ils sont
au nombre de 5 par colonnes (2 pour chaque sélecteur et 1 pour le multiplexeur) et ils utilisent des
gammes de tension d’alimentation allant de -1,2V à 3,3V.
Au final, ce circuit mémoire n’est pas très performant au niveau de la densité, la périphérie occupant 57% de la surface totale du circuit (1,65mm2 /Mbit). Cela s’explique par un souci de fiabilité : ce
circuit était le premier à être réalisé avec ce type de point mémoire et l’objectif était de démontrer la
faisabilité de ce type de mémoire et non pas de proposer une solution directement industrialisable.
Circuit de 1Mb
512Kb
256 circuits de lecture
512Kb
F IG . 5.33: Micrographie du circuit mémoire de 8Mb
La réalisation de ce circuit aă été délicate, en effet, lors de sa conception, la solution technologique alors retenue pour l’isolation enterrée consistait à utiliser des tranchées d’isolation latérale profonde, descendant jusqu’à l’implantation niso réalisée avec le procédé standard. Les masques réalisés
n’étaient donc pas tout à fait adaptés à la fabrication d’un point mémoire utilisant une implantation
niso modifiée. Le circuit réalisé a présenté des performances très réduites. Elles s’expliquent aisément par le fait que pour réaliser correctement les transistors du plan mémoire, certains de ceux de la
périphérie n’ont pas reçus les implantations appropriées.
On a néanmoins pu réaliser une mesure de taux d’échec à la lecture sur un bloc de 1Mb (fig. 5.34).
Ce taux d’échec correspond au cumul des erreurs de lecture de l’état 0 et de l’état 1. La première
remarque concerne le taux relativement bas d’erreur décomptée compte tenu des difficultés de réalisation du circuit : seulement 181 erreurs de lecture ont été détectées, ce qui correspond à 0,017% des
cellules mémoire. Ce résultat est le meilleur à avoir été publié au niveau mondial en ce qui concerne
les mémoires DRAM sans capacité. En effet, la première réalisation de mémoire 1T-DRAM-SOI de
Toshiba a révélé un taux d’erreur de 0,23% sur 96Kb [41].
2 Une approche de type FLASH
119
8 pages de 16 mots de 32 bits : 4096 bits
256 lignes
Zoom
8 pages de 128Kbit
F IG . 5.34: Mesure des erreurs de lecture sur un bloc de 1Mbit
La deuxième remarque concerne la distribution des erreurs : elle est globalement aléatoire. Cependant, certaines pages présentent un nombre d’erreur supérieur aux autres. Le dénominateur commun
de chaque page étant que ce sont les mêmes circuits de lecture qui sont utilisés à l’intérieur de chacune d’entre elles, on peut supposer que ce phénomène est dû à des variations de la sensibilité des
circuits de lecture.
Quelqu’en soit la cause, ces erreurs, de part leur faible nombre et leur distribution géographique
aléatoire, peuvent être corrigées par un système de correction d’erreur basé sur un code correcteur
d’erreur (ECC). Ce type de dispositif est aujourd’hui nécessaire sur la plupart des mémoires en raison
de rendements de fabrication non idéaux. Il est donc tout à fait réaliste d’en équiper une mémoire
1T-BULK.
F IG . 5.35: Mesure de la rétention sur 4096 points mémoire à 25o C
Il n’a pas été possible d’effectuer des mesures de rétention sur la totalité d’un bloc mémoire, en
effet, l’effacement parasite de l’écriture n’avait pas été pris en compte dans le point de fonctionnement
et il empêche donc l’écriture de plusieurs lignes à la fois. On a cependant pu mesurer le temps de
rétention sur une ligne (4096 bits). Au bout de 1 milliseconde, un taux d’erreur de 2% est déjà mesuré.
Sur la base de cette mesure, une période de rafraîchissement de 1ms est déjà trop longue. Mais étant
120
Chapitre 5 Intégration dans une matrice de grande capacité
donnés les problèmes de fabrication, la validité de ce résultat numérique est discutable.
2.4
Bilan du circuit mémoire de 8Mbit
Le circuit mémoire de 8Mbit présente un bilan mitigé au niveau des résultats obtenus. Sa concep-
tion très précoce dans le développement du projet 1T-BULK n’a pas permis d’intégrer le point de
fonctionnement le plus adapté pour permettre une sélectivité correcte de l’opération d’écriture notamment. De plus, les problèmes rencontrés lors de sa fabrication ont rendu difficile son exploitation.
Cependant, son développement a permis de mettre en place une solution performante de lecture qui
rend la mémoire 1T-BULK réaliste en terme de temps d’accès. La surface occupée dans la périphérie
par les sélecteurs de SL, de WL et leurs circuits de commande, montrent l’intérêt des développements
qui ont été présentés au début de ce chapitre pour offrir des systèmes de sélection plus simples qui
permettront de réduire considérablement l’encombrement de ces fonctions. Enfin, on note, que ce
circuit a permis de mettre en évidence la faisabilité du concept 1T-BULK malgré les problèmes de
dispersion des performances des transistors.
3 Architecture de type DRAM
Le deuxième type d’architecture envisagée ressemble à ce qui est fait dans le domaine des DRAM.
Bien sûr, la lecture en courant nécessite un circuit différent, mais l’utilisation d’un circuit de lecture
par BL ou pour deux BL est un élément intéressant à reprendre. Cela permet d’augmenter de manière
très significative la bande passante du circuit en lecture, écriture et rafraîchissement. Si on reprend la
taille de matrice utilisée dans le circuit précédent, on peut envisager d’avoir 2048 circuits de lecture
au lieu de 256. Outre la bande-passante accrue, un autre intérêt de cette approche est qu’elle permet de
se passer des multiplexeurs et des circuits de commande qu’ils nécessitent. La complexité du circuit
s’en trouve ainsi réduite, et surtout, il n’y a plus de circuits intermédiaires entre les points mémoire et
les circuits de lecture, ce qui va dans le sens d’une augmentation de la fiabilité de la lecture.
La partie suivante décrit une nouvelle architecture basée sur ce principe. Le point de fonctionnement considéré est celui présenté dans la première partie de ce chapitre (tab. 5.1).
3.1
Architecture
Il existe, dans le domaine des mémoires DRAM, deux grandes familles d’architecture : les mé-
moire avec des BL déployées, ou open BL, et celle avec des BL repliées, ou folded BL (fig. 5.36)
[45, 8]. L’avantage de la première famille sur la deuxième se situe dans la densité d’intégration du
3 Architecture de type DRAM
121
BL lue
BL de référence
BL de référence
BL lue
BL
BL
Circuit de lecture
BL
BL
Circuit de lecture
BL
BL
Circuit de lecture
BL
BL
BL
Circuit de lecture
BL
BL
BL
Circuit de lecture
BL
BL
Circuit de lecture
BL
BL
Circuit de lecture
Circuit de lecture
Ligne activée
Ligne activée
(a) Architecture DRAM avec BL déployées
(b) Architecture DRAM avec BL repliées
F IG . 5.36: Les deux grandes familles d’architecture de DRAM
plan mémoire : les points mémoire sont alignés ce qui constitue l’organisation optimale en terme de
densité. Un de ses principaux inconvénients provient du facteur de forme du circuit de lecture : il est
difficile d’intégrer de manière dense un circuit de lecture dans le pas d’une BL. La deuxième famille,
de loin la plus répandue aujourd’hui, tire profit du fait qu’elle permet d’obtenir des couples de BL lue
et BL de référence extrêmement proches au niveau de leur capacité ce qui est un critère clés pour la
lecture des cellules DRAM.
BL
mot de 32 bits
..................................
32 cellules de référence
..................................
BL lue
mot de 32 bits
mot de 32 bits
Régulation du potentiel de BL
Miroir de courant
32 circuits de lecture
Vdd
+
sortie
Vref
Régulation du potentiel de BL
mot de 32 bits
mot de 32 bits
..................................
BL de référence
32 cellules de référence
..................................
mot de 32 bits
BLref
F IG . 5.37: Nouvelle architecture de mémoire 1T-BULK avec une architecture à BL déployées
Dans le cas de la mémoire 1T-BULK, il n’est pas envisageable de disposer les points mémoire en
quinconce comme cela est le cas avec une architecture de type repliée. C’est donc vers l’architecture
avec les BL déployées que l’on va se tourner (fig. 5.37). L’appariement des BL lues et de celles de
122
Chapitre 5 Intégration dans une matrice de grande capacité
référence n’est pas un critère clé dans le cas de la lecture en courant de la mémoire 1T-BULK. En
effet, la comparaison des courants s’opère lorsque les BL sont chargées, donc leurs capacités n’ont
alors plus d’importance. En revanche, les avantages d’une telle structure par rapport à la précédente
sont nombreux :
– Plus de multiplexeur entre les circuits de lecture et les BL ;
– 32 références au lieu de 2 lors de la lecture d’un mot ;
– Nombre de références indépendant du nombre de mots ;
– Plus grande bande passante en lecture, écriture et rafraîchissement.
Ces différents avantages sont développés dans les parties suivantes.
3.2
Nouveau système de référence
Le principal avantage de la nouvelle architecture proposée repose sans doute sur le système de
référence qu’il rend possible : en effet, pour une BL lue, il est possible d’accéder à une BL de référence. Donc lors de la lecture d’un mot de 32 bits, 32 références peuvent être utilisées simultanément
(fig. 5.37). Cela apporte trois choses : la rapidité, la précision et la souplesse.
Le gain en rapidité qui est réalisé lorsque le nombre de références égalent le nombre de cellules
lues, découle du fait que les miroirs de courants sont dans ce cas faiblement chargés capacitivement.
Ainsi, la référence se propage rapidement et sans l’aide d’un suiveur de tension. On gagne donc sur
trois tableaux : la rapidité, la complexité, la précision (décalage en tension du suiveur, ou offset). On
peut également espérer un gain en consommation : certes, il faut assumer le courant de lecture de 32
cellules de référence au lieu de 2, soit une surconsommation de 300µA si on considère un courant
moyen de lecture de 10µA, mais l’amplificateur opérationnel du suiveur avait lui une consommation
de l’ordre de 1,5mA. Bien que cette dernière puisse être optimisée, un gain en consommation non
négligeable est envisageable.
Le gain en précision provient du fait que la moyenne des courants de lecture réalisée sur 32 échantillons est plus précise que celle réalisée sur seulement deux. En effet, chaque point mémoire subit
des variations très localisées de ses différents paramètres physiques (longueur et largeur de grille,
épaisseur d’oxyde, dopage) qui conduisent à des modifications, parfois importantes, de son courant
de drain. Plus le nombre d’échantillons considéré est élevé, plus la probabilité d’avoir un transistor
déviant de manière importante par rapport à la moyenne est élevée. Afin d’évaluer l’intérêt d’augmenter le nombre de cellules de référence, on a réalisé une étude de dispersion utilisant la méthode
de Monte Carlo par simulation [50]. Les résultats de cette étude montrent que sur un échantillon de
quelques millions de points mémoire (σ=5) la variation autour de la valeur idéale est réduite d’un
Nombre d’échantillons
3 Architecture de type DRAM
123
2 cellules de réfrérence
32 cellules de référence
"0"
"1"
Icell
F IG . 5.38: Dispersion des courants de lecture estimée par la méthode de Monte Carlo avec σ =5
facteur 5 (fig. 5.38). Le taux d’erreur à la lecture peut donc être considérablement réduit avec cette
méthode.
La troisième amélioration que permet l’usage de 32 références découplées du mot lu concerne la
souplesse d’implémentation. Avec la méthode utilisée pour le circuit de 8Mb, le nombre de référence
est fixé à 2 par mot de 32 bits. Il est impossible d’en enlever ce qui constitue un handicap lorsqu’il
s’agit d’augmenter la densité du circuit. Au contraire, avec la nouvelle méthode, il est envisageable
d’utiliser un même mot de référence pour un nombre quelconque de mot de données. La deuxième
amélioration concernant la souplesse d’utilisation est qu’il est possible avec un mot de 32 bits de
régler le niveau de référence. En effet, il est tout à fait envisageable de disposer d’un mot de référence
où seulement une cellule sur 4, par exemple, serait à l’état 1. Cependant, l’apport réel de ce dernier
point ne pourra être étudié qu’à partir de données expérimentales.
3.3
Circuit de lecture
Le point de fonctionnement (tab. 5.1), et la nouvelle architecture induisent des spécifications sur
le circuit de lecture différentes de ce qu’elles étaient avec le circuit mémoire de 8Mb : la BL n’est
plus à 0V en condition initiale mais à 1,2V. Quant à la surface que peut occuper le circuit de lecture
et de commande de la BL, elle est considérablement réduite puisque ce circuit est implémenté 2048
fois au lieu de 256 pour un plan mémoire de 1Mb. De plus, les spécifications liées au temps de
lecture deviennent de plus en plus agressives : avec la technologie 0,13µm, un temps de 10ns était
acceptable, mais avec la technologie 90nm, ce temps descend à 6ns, et à 4ns avec la technologie
124
Chapitre 5 Intégration dans une matrice de grande capacité
65nm. L’ensemble de ces spécifications doivent conduire à une évolution importante du circuit de
lecture.
3.3.1 Architecture globale du circuit de lecture
BL haut
Vreg
Régulation du potentiel de BL
VCh
Miroir de courant
Ref b
Signaux complémentaires :
Choix du plan lu : haut ou bas
+
VDD
Sortie ou Sortie
-
Vref
Dépend du plan mémoire lu
Ref h
VCb
Vreg
Régulation du potentiel de BL
BL bas
F IG . 5.39: Schéma type du circuit de lecture avec une architecture avec les BL déployées
Avec l’architecture en BL déployée, le circuit de lecture doit nécessairement être capable de lire la
donnée présente sur la BL du plan mémoire haut, ou celle du plan mémoire bas (fig. 5.37). Il y a deux
façons de gérer ce problème : soit on utilise un circuit permettant de connecter chacune des deux BL
à l’entrée du circuit de lecture qui convient (référence ou lecture) ; soit le circuit peut être reconfiguré
dynamiquement et permettre d’avoir une référence située sur les plans mémoire haut ou bas. C’est
cette deuxième solution qu’on a privilégiée. En effet, un circuit de redirection des BL nécessite au
moins 4 transistors alors que la configurabilité du miroir de courant s’obtient avec deux (fig. 5.39).
Deux nouveaux signaux complémentaires (Refb et Refh ) sont alors nécessaires pour sélectionner le
plan mémoire lu.
Pour lire plusieurs bits, il suffit d’implémenter autant de fois que nécessaire le schéma de circuit de
lecture présenté sur la figure 5.39. Les potentiels de référence et de régulation doivent rester communs
3 Architecture de type DRAM
125
à tous les circuits de lecture, de même que les signaux de commande Refb et Refh .
3.3.2
Charge de la BL
La première évolution proposée concerne le point de fonctionnement lui-même : au lieu d’utiliser
un potentiel de BL de 0,4V, il est préférable d’en utiliser un de 1,2V. En effet, la BL étant déjà chargée
à 1,2V en rétention, ce nouveau point de fonctionnement permet d’éviter la phase de charge de la BL.
Cela permet un gain de temps, de complexité du circuit et d’énergie dépensée (plus de charge et
décharge de la capacité parasite de la BL).
La deuxième évolution concerne la régulation de la BL. La solution proposée consiste à ne plus
utiliser de boucle locale de contre-réaction mais au lieu de ça, un potentiel commun à chaque circuit de
lecture (fig. 5.39). Ce potentiel doit néanmoins permettre une polarisation très proche de 1,2V des BL.
Cette évolution permet un gain de surface important. En revanche, les BL n’étant pas parfaitement
régulées localement, un léger courant de charge des capacités parasites de BL va s’additionner au
courant de cellule. Cependant, ce courant diminue très rapidement car la correction à apporter au
potentiel de BL est limitée. Le potentiel de régulation utilisé par tous les circuits de lecture peut être
généré par un système utilisant une BL de référence commune à tout le circuit. Ce potentiel étant
appliqué de manière statique, la contrainte que représente son application sur un noeud très fortement
chargé capacitivement (2048 circuits) est atténuée par l’absence de contrainte temporelle.
La simulation de la nouvelle architecture de circuit sans boucle locale de régulation du potentiel
de BL montre que ce type de circuit peut tout à fait remplir ses objectifs (fig. 5.40) : la variation
du potentiel de BL est très faible, de l’ordre de quelques dizaines de millivolts, et n’empêche pas
l’intégration de la différence de courant. Ainsi, il est possible de déclencher le comparateur de tension
au bout de 3ns seulement.
3.3.3
Diminution du temps de lecture
La figure 5.41 permet de conclure sur les caractéristiques de la lecture et les moyens mis en oeuvre
pour y remédier : le temps de lecture doit diminuer de manière importante avec chaque nouvelle technologie. Ainsi il passe de 10ns à 4ns entre les technologies 0,13µm et 65nm. La principale solution
mise en oeuvre pour parvenir à cette amélioration des performances a été de supprimer la phase de
charge de la BL. De plus, la multiplication du nombre de référence utilisée a permis de réduire également de manière importante le temps de propagation de la référence. Enfin, avec chaque nouvelle
technologie, les capacités de jonction diminuent, de même que les dimensions des transistors. Il est
126
Chapitre 5 Intégration dans une matrice de grande capacité
Tension des BL lues en V
V BLcell_0
V BLcell_1
0
1
2
3
4
Temps en ns
Tension en V
VC état 0
VC ref = Vref
VC état 1
Sortie état 1
Génération de la référence
Intégration
Sortie état 0
0
1
2
3
4
Temps en ns
F IG . 5.40: Simulation de la nouvelle architecture de circuit de lecture avec la technologie 65nm - I0 =6µA et
I1 =8µA, CBL =120fF
Charge
de la BL
Génération de
la référence
Intégration
technologie 0,13µm
Comparaison
10ns
0
technologie 90nm
6ns
0
technologie 65nm
4ns
0
F IG . 5.41: Diminution du temps de lecture à chaque nouvelle technologie
donc possible de réduire la capacité du noeud d’intégration. Même si la différence de courant entre
les états 0 et 1 réduit avec les nouvelles technologies, il est possible de gagner en rapidité.
Ainsi, il est parfaitement envisageable pour les technologies à venir de mettre en place des solutions de lecture précise, rapide et dense. Il est important de préciser que la plupart des innovations
concernant le système de lecture peuvent être utilisées avec une architecture de type FLASH, dotée de multiplexeur de BL mais avec un système de lecture du même type que celui développé ici.
Cependant, l’efficacité de cette solution n’a pas pu être estimée faute de temps.
3 Architecture de type DRAM
3.3.4
127
Gestion de l’écriture
L’opération d’écriture, qui consiste à appliquer un potentiel élevé à la BL, doit également être
supportée par le système de lecture. Cela permet en effet, lors des opérations de rafraîchissement
d’appliquer directement à partir du circuit de lecture le potentiel d’écriture à la BL si cela est nécessaire. Ce circuit est relativement complexe : le signal de sortie du circuit de lecture a un niveau de tension faible (1V à 1,2V) pour permettre son utilisation par les autres circuits logiques d’entrée/sortie.
Cependant, il faut un signal compris entre 0V et 2,5V pour commander le circuit d’écriture. Une solution d’intégration dense et rapide a été conçue pour remplir cette fonction (fig. 5.42). Ce circuit de
commande de la BL permet d’appliquer le potentiel de rétention ou celui d’écriture ou bien de laisser
la BL flottante lors de la lecture. De plus, le signal d’entrée de la donnée à écrire peut être compris
entre 0V et Vdd (1,2V par exemple), ce qui est compatible avec le circuit de lecture.
Vécriture
Vécriture
Circuit de commande
de l’écriture
transistor à oxyde épais
haute tension
Transistor d’écriture
transistor à oxyde mince
basse tension
Ecriture
signaux
haute tension
BL
Donnée
circuit de lecture
Lecture
Circuit de maintien des
Vdd conditions de rétention
F IG . 5.42: Circuit de contrôle du potentiel de BL - gestion de l’écriture
3.4
Dimension des plans mémoire
La dimension des plans mémoire (ou matrice) est un paramètre qui n’est pas figé et qui doit
répondre à un certain nombre de contraintes. Dans le cas de la mémoire DRAM 1T1C standard, la
principale de ces contraintes concerne la longueur de la BL : sa capacité dépend de sa longueur, or
plus la capacité parasite de la BL est grande, moins le signal de lecture est important, ce qui finit par
rendre cette opération impossible. Ce type de mémoire tend donc à utiliser des longueurs de BL de
plus en plus courtes, un ordre de grandeur pour les technologies avancées d’eDRAM est de 32 points
128
Chapitre 5 Intégration dans une matrice de grande capacité
mémoire par BL. L’impact de cette limitation sur la surface de la périphérie est important car elle
oblige à multiplier le nombre des circuits de lecture [8].
Dans le cas de la mémoire 1T-BULK, on n’est pas soumis à une telle limitation. En effet, la lecture
se fait en courant avec un potentiel de BL fixe, donc la capacité parasite de la BL n’intervient que
dans la phase de charge de la BL lors de cette opération. Avec le nouveau point de fonctionnement,
la BL étant déjà chargée au potentiel de lecture, la capacité de la BL devient transparente. Le seul
phénomène parasite qui pourrait être limitant est la résistance de la ligne métallique, mais on a vu
précédemment qu’elle était négligeable. En revanche, la dépense d’énergie lors de la charge de la BL
au potentiel d’écriture augmente linéairement avec la capacité de la BL. Le coût d’une BL longue se
traduit donc par une légère augmentation de la consommation. En revanche, une BL longue permet de
connecter plus de points mémoire à un circuit de lecture ce qui conduit a une efficacité d’intégration
accrue. On peut ainsi envisager de connecter de 256 à 512 points mémoire par BL.
3.5
Estimation de la densité d’une mémoire 1T-BULK
Il est intéressant, dans une optique de projet industriel, de faire une estimation de la densité d’un
circuit mémoire 1T-BULK. L’estimation de la surface des différents éléments n’est pas évidente à
faire car ce type d’architecture et de circuit de lecture est nouveau et le temps de la thèse n’a pas
permis de dessiner ces différents circuits. Néanmoins, une estimation basée sur le coût en surface des
différents éléments de la mémoire 8Mb, et en fonction de la complexité du circuit de lecture, peut être
faite (tab. 5.8).
90nm
65nm
45nm
eDRAM standard
0,53mm2 /Mbit [20]
0,3mm2 /Mbit
-
1T-DRAM-SOI
0,5mm2 /Mbit [38]
-
-
1T-BULK 256 lignes
0,53mm2 /Mbit
0,28mm2 /Mbit
0,15mm2 /Mbit
1T-BULK 512 lignes
0,45mm2 /Mbit
0,23mm2 /Mbit
0,12mm2 /Mbit
TAB . 5.8: Estimation de la densité de différentes solutions de circuit mémoire
Sur cette projection, les solutions mémoire sans capacité ont une densité d’intégration équivalente
à celle d’une DRAM standard, sauf pour la mémoire 1T-BULK avec 512 lignes par plan mémoire.
Avec cette dernière version, la densité de la mémoire 1T-BULK augmente de manière significative
(15%). L’utilisation d’une architecture adaptée permet donc d’apporter une amélioration significative
de la densité du circuit mémoire. La surface occupée sur le silicium influence directement le coût du
4 Bilan et perspectives
129
circuit réalisé. Cette nouvelle solution mémoire présente donc un avantage qui peut se montrer décisif
dans le choix des technologies futures.
4
Bilan et perspectives
L’étude de l’intégration du point mémoire 1T-BULK dans des circuits mémoire a permis de mettre
au point des architectures adaptées. Des solutions de mise en matrice dense, et respectant les spécifications imposées par les points de fonctionnement ont été mises en place. Des architectures de circuit de
lecture extrêmement rapide ont été développées et testées. Tous ces travaux ouvrent la voie à l’étape
suivante du développement de la mémoire 1T-BULK : la conception et la fabrication d’un prototype
de grande capacité (32Mbits ?) répondant à des contraintes industrielles. Faute de temps, ce prototype
n’est resté qu’à l’état de projet.
130
Chapitre 5 Intégration dans une matrice de grande capacité
Chapitre 6
Etude de la mémoire eDRAM sans
capacité sur un substrat SOI
SOMMAIRE
1
Les substrats SOI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
2
Simulation par un modèle compact . . . . . . . . . . . . . . . . . . . . . . . . . 133
3
Mise en oeuvre d’un modèle analytique . . . . . . . . . . . . . . . . . . . . . . 136
4
Simulation comportementale des performances du point mémoire 1T-DRAMSOI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
5
Evolution du point mémoire vers le SOI complètement déserté . . . . . . . . . 146
6
Nouvelles solutions technologiques . . . . . . . . . . . . . . . . . . . . . . . . . 151
7
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Ce chapitre est en rupture avec l’exposé des chapitres précédents qui se rapportaient au point
mémoire avec la technologie sur silicium massif. Cependant, il est difficile au regard des nombreuses
publications la concernant, de ne pas considérer les mémoires eDRAM sans capacité en technologie
SOI. L’utilisation de substrat SOI pour réaliser une mémoire eDRAM sans capacité a déjà été évoquée
(chap. 2). Le but de ce chapitre est de mettre en évidence les avantages et limitations de ce type de
technologie par rapport au point mémoire réalisé sur silicium massif.
1
Les substrats SOI
Les substrats utilisés comme base de construction des transistors de logique CMOS avec la tech-
nologie SOI sont dotés d’un oxyde enterré. Il en découle deux nouveaux éléments pour les caractéri-
132
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
ser : l’épaisseur du film de silicium actif (tSi ), et l’épaisseur de l’oxyde enterré (tbox ).
Zone de charge d’espace
Zone de charge d’espace
canal
Poly-N (>V T)
N+ (0V)
canal
N+ (0V)
P
N+ (0V)
Poly-N (>V T)
P
oxyde enterré
oxyde enterré
substrat
substrat
(a) SOI partiellement déserté
N+(0V)
tSi
t box
(b) SOI complètement déserté
F IG . 6.1: Vue en coupe schématique de transistors NMOS réalisés sur substrat SOI
L’aspect industriel le plus travaillé aujourd’hui est justement l’épaisseur du silicium tSi du fait,
notamment, de son impact sur les capacités de jonction. Lorsque cette épaisseur est suffisamment
importante (tSi >500Å) la zone de désertion générée par la grille n’occupe pas tout le volume du
silicium (fig. 6.1(a)). On parle alors de SOI partiellement déserté (PD-SOI : Partially Depleted SOI).
Les transistors réalisés avec ce type de substrat ont une partie de leur substrat qui reste électriquement
neutre. Cette propriété permet d’y stocker des charges et de faire varier son potentiel. Par opposition,
lorsque l’épaisseur du film de silicium est très faible (tSi <200Å), la zone de charge d’espace contrôlée
par la grille lorsque le canal est créé, occupe la totalité du volume de silicium (fig. 6.1(b)). Il s’agit de
SOI totalement déserté (FD-SOI : Fully Depleted SOI). Par conséquent, tous les porteurs libres alors
présents dans le substrat sont recombinés.
Le concept de mémoire DRAM sans capacité à un transistor tire profit du substrat flottant naturellement présent dans le cas de la technologie PD-SOI. C’est sur ce type de technologie que l’étude
a porté. La première phase de cette étude est une mise en place des outils de simulation. Ensuite
les performances des substrats utilisés pour la logique standard ont été évaluées. Enfin, une nouvelle
solution est proposée pour améliorer le fonctionnement du point mémoire.
2 Simulation par un modèle compact
2
133
Simulation par un modèle compact
2.1
Le modèle BSIM3-SOI
Contrairement à ceux réalisés avec une technologie sur silicium massif, la modélisation des tran-
sistors SOI nécessite la prise en compte des effets de substrat flottant. On a utilisé le modèle BSIM3SOI mis en place pour cette technologie sans lui apporter de modification [23]. L’intérêt de ce modèle
est double : en plus d’être disponible et identifié vis-à-vis de certains dispositifs expérimentaux, il
permet l’évaluation d’un point mémoire fabriqué avec les mêmes transistors que ceux utilisés par la
logique CMOS standard 1 . Cependant, le modèle BSIM3-SOI a été validé pour des technologies un
peu différentes de celle que l’on considère. Aussi, les résultats de simulation sont analysés avec un
certain recul comme le détaille le paragraphe suivant.
2.2
Dispositif simulé
Le substrat SOI à partir duquel les simulations ont été réalisées est un substrat de type PD-SOI.
Le film de silicium a une épaisseur de 140nm et l’oxyde enterré en a une de 400nm. L’importance de
cette dernière épaisseur a pour effet de rendre négligeable le couplage capacitif de la face arrière par
rapport à ceux des jonctions et de la grille.
On ne dispose pas du modèle de transistor adéquat pour l’étude. Le modèle utilisé est en fait
celui du transistor NMOS à oxyde mince (23Å) avec substrat flottant pour la technologie PD-SOI
0,13µm. Mais l’oxyde mince ne correspond pas à ce qui a été proposé à ce qui est visé (cf chapitre
1, section 3.4). Le modèle du transistor avec un oxyde épais existe, mais n’est disponible qu’avec
un substrat contacté qui ne convient pas pour décrire le point mémoire (phénomènes liés au substrat
flottant). Le choix s’est donc porté sur une bonne représentation des effets de substrat flottant, quitte
à relativiser les résultats quantitatifs du fait de mauvaises valeurs de certains paramètres physiques
(épaisseur d’oxyde, longueur et largeur de grille).
Les limitations des simulations qui ont été faites, concernent la phase d’écriture : la tension maximale pour laquelle le modèle est qualifié est de 1,2V. Pendant la phase d’écriture, une tension supérieure d’au moins 300mV est nécessaire. Cependant, cela n’affecte que la précision du courant et du
temps d’écriture. Ces données n’ont pas été prises en compte dans l’évaluation de la technologie SOI
avec le modèle BSIM3. On considère par la suite que l’écriture est toujours suffisamment longue pour
permettre de saturer l’état 1.
1
n’engendre pas de surcoût de fabrication pour la mémoire
134
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
Le transistor NMOS a été simulé pour une largeur de 0,22µm et une longueur de canal de 0,13µm
en technologie 0,13µm. Le phénomène d’écriture est semblable à celui observé avec la technologie
sur silicium massif. Le principal point d’intérêt est donc l’efficacité de l’effacement et la marge de
lecture qui en résulte.
2.3
Evaluation de l’effacement
Potentiel V B du
substrat flottant
Etat écrit
VB
Couplage
Transfert
de charge
début de l’effacement
Etat effacé
Couplage
temps
F IG . 6.2: Evolution typique du potentiel de substrat lors de l’effacement
Le mécanisme d’effacement proposé en PD-SOI utilise, comme avec la technologie sur silicium
massif, une jonction polarisée en direct pour évacuer les charges positives du substrat flottant. Les
couplages capacitifs de la source, du drain, de la grille, et de la grille arrière, si il y en a une, déterminent le potentiel du substrat en début d’effacement (fig. 6.2) ainsi que la rapidité de celui-ci.
Dans le cadre du point mémoire 1T-DRAM-SOI, on veut comparer deux méthodes d’effacement :
celle que l’on a appliquée avec le point mémoire 1T-BULK et celle qui est proposée dans de nombreux
articles relatifs à la 1T-DRAM-SOI [13, 39, 61]. Les deux méthodes sont basées sur la polarisation
directe d’une jonction du transistor pour évacuer les charges positives, ce qui est réalisée par l’application d’une tension négative à la source. Avec la première méthode, la grille est maintenue au
même potentiel que la source afin d’éviter une consommation parasite. Avec la deuxième méthode,
une tension VGS importante est utilisée afin de tirer profit du couplage de grille : elle contribue, dans
ce cas, à élever le potentiel VB du substrat flottant et donc, à faciliter la polarisation en direct de la
jonction de source. De plus, la méthode nécessite de croiser deux informations (VGS ≫0 et VS <0),
ce qui peut permettre une sélectivité de l’effacement lors de l’intégration matricielle. Ce point précis
n’a pas été étudié en détail.
Ces deux méthodes d’effacement ont été simulées avec le même potentiel appliqué sur la source
du transistor (-1,2V). Deux types de courbes sont présentées sur la figure 6.3 : celles du bas montrent
le potentiel du substrat pendant l’effacement alors que celles du haut le montre après le retour à la
polarisation de rétention (VS =VD =VG =0V ici).
2 Simulation par un modèle compact
135
Potentiel du substrat en V
Conditions d’effacement :
Vs=Vg=-1,2V et Vd=0V
Vs=-1,2V et Vg=Vd=0V
Potentiel du substrat
après effacement
en polarisation de rétention
Saturation
Potentiel du substrat
en fin d’effacement
1ns
10ns
100ns
1µs
10µs
100µs
durée d’effacement
F IG . 6.3: Simulation de l’effacement du point mémoire - NMOS PD-SOI W=0,22µm et L=0,13µm (Eldo)
L’impact de la polarisation de la grille est important : l’amplitude de l’effacement augmente beaucoup plus rapidement dans le cas où une tension VGS positive est appliquée. On observe cependant
qu’avec cette polarisation, un phénomène de saturation apparaît. Il est dû à un courant d’ionisation
par impact qui vient compenser le courant de la jonction en direct. En effet, bien que la condition de
polarisation du transistor ne soit pas favorable à la génération de porteurs chauds en raison de la forte
tension VGS , l’efficacité de l’injection de trou dans le substrat n’est pas nulle pour autant. Cette faible
valeur de l’injection est compensée par le fort courant de drain ce qui aboutit à un courant d’injection
(Iii ) significatif.
Cependant ce phénomène de saturation n’intervient qu’après 1µs d’effacement, ce qui constitue
un temps très supérieur à celui que l’on peut consacrer à cette opération (inférieur à 10ns).
On constate également que quelque soit le mode d’effacement retenu, son amplitude après 10ns
est très faible (<100mV). Les couplages capacitifs mis en jeu pour permettre la polarisation directe
de la jonction apparaissent donc comme insuffisants. La conséquence va être un effet de substrat
trop faible pour être efficacement utilisé. Ce type de composant ne semble donc pas convenir à une
application telle que la 1T-DRAM-SOI.
Afin de comprendre quels sont les paramètres à modifier pour rendre une solution SOI utilisable,
136
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
il est nécessaire de simuler le comportement du point mémoire en faisant varier les paramètres technologiques tSi et tbox du substrat. Ceci n’est pas possible avec le modèle BSIM3-SOI. L’utilisation
d’un modèle comportemental analytique, tel celui développé pour la technologie sur silicium massif,
paraît plus appropriée.
3 Mise en oeuvre d’un modèle analytique
3.1
Point mémoire modélisé
source
drain
grille
t ox
L
230nm
t Si
N d =1.10
20
N a =1.10
230nm
18
N d =1.10 20
t box
W
substrat flottant
oxyde enterré
N a =1.10 15 ou N d =1.10 15
substrat
F IG . 6.4: Description du point mémoire modélisé en SOI (dopage en cm−3 )
La modélisation des jonctions drain et source du transistor SOI diffère légèrement du transistor
sur silicium massif : dans le cas du SOI, les jonctions du transistor se limitent à une surface plane entre
le canal et les zones d’implantation drain et source (fig. 6.4). La jonction substrat-niso a disparue au
profit d’une capacité semi-conducteur/isolant/semi-conducteur (SIS).
La modélisation des jonctions de source, et de drain ainsi que celle de la grille va reprendre les
éléments de celle qui a été faite pour la technologie sur silicium massif. En revanche, un nouvel
élément de modélisation est nécessaire pour intégrer la capacité SIS.
3.2
Modélisation de la jonction semi-conducteur/isolant/semi-conducteur
3.2.1 Modélisation analytique
La capacité SIS constituée par l’oxyde enterré et le silicium du film et du substrat présente des
modes de fonctionnement pouvant être complexes : en fonction de la polarisation et des dopages, les
deux côtés peuvent être en régime de désertion, d’inversion, d’inversion forte ou d’accumulation.
3 Mise en oeuvre d’un modèle analytique
y
137
Substrat flottant
P (0V)
Q bgb
x
oxyde enterré
Cox
Q sub
ψ
Sbg
Vox
Vsub
ψ
Ssub
Substrat P ou N
(Vsub)
F IG . 6.5: Vue en coupe de l’oxyde enterré sous le substrat flottant d’un NMOS PD-SOI
Afin de déterminer le couplage capacitif de cette capacité SIS, on a modélisé la répartition des
charges de part et d’autre de l’oxyde enterré (fig. 6.5). Les équations (6.1) et (6.2) permettent de calculer la densité surfacique de charge QP ou QN à l’interface oxyde/semi-conducteur (respectivement
Qbgb et Qsub ) en fonction du potentiel de surface ψS (respectivement ψSbg et ψSsub ). Ces équations
sont équivalentes à l’équation (3.9) qui avait été écrite pour évaluer la charge contrôlée par la grille
d’un NMOS. L’équation à utiliser dépend du dopage. Ainsi si le silicium est dopé P, c’est l’équation
(6.1) qui convient, dans le cas d’un silicium dopé N, c’est l’équation (6.2) qui doit être utilisée.
s¯
µ
µ
µ
¶
µ
µ
¶¶¯
¶
¶
¯
¯
ψ
ψ
N
ψ
ψ
S
S
A
S
S
− 1 + 2 exp
− 1 ¯¯
+
−
QP = sign(ψS ) ¯¯2kT εSi NA exp −
UT
UT
UT
UT
n
i
QN
(6.1)
s¯
¶
¶
¶
µ
µ
¶¶¯
µ
µ
µ
¯
¯
ψS
ψS
ψS
ψS
ND
¯
+
−
− 1 + ND exp
− 1 ¯¯
exp −
= sign(ψS ) ¯2kT εSi
2
UT
UT
UT
UT
ni
(6.2)
Le calcul de la charge contrôlée par l’interface SIS dans le substrat flottant nécessite le calcul
des potentiels de surface ψSbg et ψSsub . Celui-ci se fait par un algorithme identique à celui utilisé
pour calculer la charge contrôlée par la grille (chap. 2, section 3.3). On calcule la valeur de ψSbg
par itérations successives. La valeur de ψSbg doit permettre de vérifier les équations (6.3) et (6.4) en
utilisant les équations (6.1) et (6.2) pour calculer les charges Qbgb et Qsub .
ψSsub = ψSbg + Vox − Vsub
avec Vox =
Qbgb
Qsub
=
Cox
Cox
(6.3)
(6.4)
138
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
Afin de faciliter la visualisation de l’influence de Vsub sur le couplage de la capacité SIS, on a
calculé le ratio entre Ceff , la capacité effective de la jonction et Cox , sa capacité idéale. Ceff est évaluée
par le rapport dQbgb /dVsub . La figure suivante (fig. 6.6) montre un résultat de cette modélisation. Sur
cette figure, la tension du substrat flottant est fixée à 0V et celle du substrat varie. Afin de permettre la
visualisation de tous les modes de fonctionnement, la plage de variation de Vsub est importante (-4V
à 8V). Cela permet notamment de voir le passage en inversion forte du substrat flottant. En effet, étant
donnés le dopage important du substrat flottant et l’épaisseur de l’oxyde enterré, la tension de seuil
du canal arrière est très élevée, cela quelque soit le dopage du substrat.
Il faut noter que le calcul de cette figure et des suivantes est fait en considérant la tension de bande
plate de la capacité SIS comme étant nulle. Cette hypothèse est inexacte : les deux cotés de la capacité
ne sont pas dopés de manière identique, ce qui induit une différence du travail de sortie. De plus,
l’oxyde enterré n’est pas parfait : il existe forcément des charges piégées qui vont modifier la tension
de bande plate. Cependant, ne pouvant pas quantifier de manière fiable cette dernière donnée, on a
préféré considérer le cas idéal (VFB =0V) sans perdre de vue les restrictions liées à cette hypothèse.
La figure 6.6 met en évidence un point intéressant du fonctionnement de la capacité SIS : lorsque
les deux zones de silicium ont un dopage de type différent (fig. 6.6(a)), les régimes de polarisation sont
identiques : lorsque Vsub est négative, les deux côtés de la capacité sont en accumulation et lorsque
Vsub est positive, les deux côtés sont en régime de désertion puis d’inversion forte. Le couplage
capacitif de cette capacité devient très vite optimal lorsque Vsub est inférieure à 0V.
Dans le cas où les deux côtés de la capacité SIS ont le même type de dopage (fig. 6.6(b)), les
régimes de polarisation des zones semi-conductrices sont différents : lorsque Vsub est négative, le
substrat flottant est en régime d’accumulation alors que le substrat est en régime de désertion puis
d’inversion forte lorsque Vsub diminue encore. Le couplage de la capacité SIS devient alors optimal.
Cependant, cette modélisation n’est valide que dans le cas de variation très lente de la tension Vsub . En
effet, contrairement au cas du canal, il n’y a pas de réservoir d’électron tels la source et le drain, pour
fournir les porteurs minoritaires nécessaires à la mise en place du régime d’inversion. Ces porteurs
sont donc issus de la génération-recombinaison des porteurs minoritaires. Ce phénomène présente
une efficacité réduite et un temps d’établissement de l’ordre de la dizaine de milliseconde est donc
nécessaire pour tirer profit de la capacité SIS avec une tension Vsub négative (comme dans le cas
d’une capacité Métal/Isolant/Semi-conducteur (MIS) [54]).
La figure 6.7 montre la modélisation de la capacité SIS dans le cas où la tension Vsub varie trop
rapidement pour permettre à la charge d’inversion de se mettre en place dans le substrat. On constate
que, dans le cas où le substrat est dopé N, cela n’a pas d’impact pour Vsub négative. En revanche,
3 Mise en oeuvre d’un modèle analytique
139
inversion forte
ψS
bgb
accumulation
passage en inversion
forte du substrat
flottant P
inversion forte
passage en inversion
ψS
forte du substrat N
sub
(a) substrat flottant dopé P à 1018 cm−3 , tbox =250Å et substrat dopé N à 1015 cm−3
inversion forte
inversion forte
passage en inversion
ψS
forte du substrat
bgb
flottant P
passage en inversion
ψS
accumulation
forte du substrat P
sub
(b) substrat flottant dopé P à 1018 cm−3 , tbox =250Å et substrat dopé P à 1015 cm−3
F IG . 6.6: Potentiels de surface ψSbg et ψSsub et capacité relative de la capacité SIS pour deux types de dopage
du substrat (MATLAB)
140
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
substrat N
substrat P
F IG . 6.7: Valeur relative de la capacité SIS lorsque Vsub varie rapidement (>500Hz) / substrat flottant dopé P
à 1018 cm−3 , tbox =250Å et substrat dopé P ou N à 1015 cm−3 (MATLAB)
dans le cas d’un substrat dopé P, la capacité SIS devient extrêmement faible pour Vsub négative et
n’est pas optimale pour une tension Vsub faiblement positive en raison de la polarisation en régime
de désertion du substrat flottant.
3.2.2 Modélisation électrique 2D avec le logiciel ISE-Dessis
Des simulations électriques 2D ont été réalisées (fig. 6.8) avec ISE (Dessis) afin de vérifier la
validité de cette modélisation. Ces simulations ont été faites sur la base du transistor présenté sur
la figure 6.4 en prenant comme paramètres L=180nm, tox =50Å, tSi =70nm et tbox =25nm. Afin de
mettre en évidence les différents régimes de polarisation, on a choisi de montrer la densité d’électrons.
Quand celle-ci est supérieure à 1015 cm−3 , le substrat dopé N (fig 6.8(a)) est en régime d’accumulation
alors que celui dopé P (fig 6.8(b)) est en inversion forte. Inversement, quand la densité d’électrons est
inférieure à 105 cm−3 , le substrat dopé N est en régime d’inversion forte alors que celui dopé P est en
régime d’accumulation. La modélisation analytique et la simulation 2D de la capacité SIS permettent
d’obtenir le même résultat. Le modèle analytique, simple et rapide à utiliser, paraît donc suffisamment
fiable pour obtenir des données qualitatives sur la capacité SIS pendant la phase de conception de la
mémoire.
3 Mise en oeuvre d’un modèle analytique
0V
0V
0V
0V
VSub =1V
inversion forte
141
0V
VSub =0V
désertion
densité d’électrons
0V
0V
0V
VSub =-2V
désertion
0V
Accumulation
(a) Densité d’électrons à l’équilibre thermodynamique pour un substrat dopé N à 1015 cm−3
0V
0V
0V
0V
0V
0V
VSub =0V
VSub =1V
Accumulation
densité d’électrons
0V
0V
0V
VSub =-2V
désertion
désertion
inversion forte
(b) Densité d’électrons à l’équilibre thermodynamique pour un substrat dopé P à 1015 cm−3
F IG . 6.8: Simulations 2D réalisée avec ISE du transistor SOI avec une épaisseur tbox de l’oxyde enterré de
25nm et une épaisseur du film de silicium tSi de 70nm
3.2.3
Approximation de la jonction par une capacité idéale
La modélisation de la capacité SIS pour différentes épaisseur tbox de l’oxyde enterré montre
(fig. 6.9) que ce paramètre a une importance réduite lorsque Vsub est inférieure à -2V. Ainsi une
polarisation d’au plus -2V permet, quelque soit le type de dopage du substrat et l’épaisseur tbox , de
polariser la capacité SIS de telle sorte que sa capacité soit optimale. On peut alors modéliser cette
interface par une simple capacité de type métal/oxyde/métal. L’équation (6.5) rappelle le calcul de la
densité surfacique de charge Qbgb en fonction de l’épaisseur tbox de l’oxyde enterré et de la tension
VB appliquée sur cet oxyde.
Qbgb =
εSiO2
.(VB − Vsub )
tbox
(6.5)
142
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
4000Å
4000Å
1000Å
1000Å
250Å
250Å
(a) substrat flottant dopé P à 1018 cm−3 , et substrat
(b) substrat flottant dopé P à 1018 cm−3 , et substrat
dopé N à 1015 cm−3
dopé P à 1015 cm−3
F IG . 6.9: Capacité relative de la jonction SIS pour différentes épaisseur tbox d’oxyde enterré : 250, 1000, et
4000Å (MATLAB)
4 Simulation comportementale des performances du point mémoire 1TDRAM-SOI
4.1
Simulation du transistor standard
Afin de vérifier la cohérence du modèle comportemental avec le modèle compact utilisé par Eldo,
on a confronté ses résultats de simulation (fig. 6.10(a)) avec ceux présentés sur la figure 6.2. Ici
seul le point à 10ns d’effacement est comparé pour des raisons de simplicité de mise en place de la
simulation comportementale. Les résultats obtenus avec ces deux types de modèles sont cohérents
entre eux : dans le cas d’un effacement avec VGS =0V, le niveau effacé est très proche de celui
écrit. L’effacement est beaucoup plus efficace lorsque VGS est fortement positive. Le même type de
simulation a été réalisée en prenant les caractéristiques techniques du substrat PD-SOI utilisé pour les
circuits logiques en CMOS 90nm. Un résultat sensiblement équivalent a été obtenu (fig. 6.10(b)).
Ces substrats ne sont donc pas adaptés à une application telle que la mémoire 1T-DRAM-SOI
[48]. Ce n’est pas un constat surprenant, l’effet d’histoire2 étant un frein à la conception des circuits
SOI, tout est mis en oeuvre pour le réduire.
2
Equivalent à l’effet mémoire, il résulte du stockage de charges dans le substrat flottant
4 Simulation comportementale des performances du point mémoire 1T-DRAM-SOI
Vs=Vg=-1,2V et Vd=0V
Vs=-1,2V et Vg=Vd=0V
écriture
143
Vs=Vg=-1,2V et Vd=0V
Vs=-1,2V et Vg=Vd=0V
écriture
écriture
écriture
effacement
effacement
(a) tSi =140nm, tbox =400nm, L=130nm, et tox
(b) tSi =70nm, tbox =140nm, L=130nm, et tox
=23Å(CMOS 0.13µm)
=23Å(CMOS 90nm)
F IG . 6.10: Simulation du point mémoire SOI avec un cycle d’écriture de 8ns et un cycle d’effacement de
10ns (MATLAB)
4.2
Influence des caractéristiques du substrat
Le concept de mémoire sans capacité sur substrat SOI n’est pas démontré de manière satisfaisante
avec les substrats classiques. Les différentes publications disponibles sur le sujet [13, 39] ne font état
que de marge de lecture très faible (1µA ou moins) pour des transistors de taille comparables. Cela
correspond aux résultats présentés ci-dessus. Afin de palier ce problème, il a été proposé d’utiliser un
substrat avec un oxyde enterré mince de 250Å afin d’augmenter sa capacité [52]. On a donc étudié
l’impact d’un tel oxyde sur les performances du point mémoire ainsi que celui de l’épaisseur du film
de silicium.
L’étude réalisée par la suite prend pour référence le point mémoire tel qu’il serait dessiné pour la
technologie 90nm : le transistor présenté sur la figure 6.4 avec L=180nm, tox =50Å, tSi =70nm et tbox
=140nm. L’écriture est réalisée en générant un courant de trou du drain vers le substrat grâce à de
l’ionisation par impact (VD =2V, VG =1V et VS =0V). Pour l’effacement, on procède à l’évacuation
des trous du substrat flottant en polarisant la diode de drain en direct (VD =-1,2V, VG =1V et VS
=0V).
4.2.1
Diminution de l’épaisseur de l’oxyde enterré
Dans un premier temps, on a étudié l’impact de la diminution de l’épaisseur tbox de l’oxyde
enterré. Cette étude se fait en considérant qu’une polarisation adéquate (Vsub <2V) est appliquée au
substrat pour valider l’hypothèse de modélisation de la capacité SIS. Des épaisseurs d’oxyde allant
de 25nm à 400nm ont été simulées. Cependant, il faut noter, qu’aujourd’hui, un oxyde enterré épais
144
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
de moins de 50nm n’est pas disponible pour la production 3 .
Etat écrit
Etat effacé
F IG . 6.11: Simulation du potentiel de substrat VB du point mémoire SOI en rétention (VS =VD =VG =0V)
avec un cycle d’écriture de 8ns et un cycle d’effacement de 10ns (MATLAB)
La simulation (fig. 6.11) montre l’intérêt d’opter pour une épaisseur d’oxyde enterré tbox faible :
la marge entre les potentiels de substrat VB des états 0 et 1 est augmentée d’un facteur supérieur
à 6 quand tbox passe de 140nm à 25nm. En revanche, lorsque tbox augmente au-delà de 150nm, la
différence entre les états 0 et 1 n’évolue presque plus. Cette évolution s’explique facilement par le
fait qu’une diminution de tbox conduit à une augmentation de la capacité de couplage de l’interface
arrière. Ce couplage supplémentaire permet la stabilisation du potentiel de substrat VB lors de la
transition vers les polarisations d’effacement ou d’écriture ce qui a pour conséquence d’augmenter
sensiblement la marge d’écriture et celle d’effacement. On note cependant que l’amélioration apportée
par l’amincissement de l’oxyde enterré ne devient intéressante que pour des valeurs très basses de
tbox , non industrielles à ce jour.
4.2.2 Diminution de l’épaisseur du film de silicium
L’épaisseur tSi du film de silicium a également une influence importante sur les performances du
point mémoire. En effet, lorsqu’elle diminue, les surfaces des jonctions de source et drain diminuent
également. Les couplages de la grille et de la capacité SIS gagnent en importance face à ceux des
jonctions de drain et de source, ce qui doit conduire à des effets similaires à ceux observés avec la
réduction de tbox . La simulation d’un point mémoire 1T-DRAM-SOI dont on fait varier l’épaisseur
de silicium tSi confirme cette hypothèse (fig. 6.12). Elle montre également que l’amincissement du
film de silicium est beaucoup plus intéressant lorsqu’il est combiné à un oxyde enterré mince (25nm
3
www.soitec.com
4 Simulation comportementale des performances du point mémoire 1T-DRAM-SOI
145
ici).
t box =25nm
t box =140nm
état 1
état 0
F IG . 6.12: Simulation du potentiel de substrat VB du point mémoire SOI en rétention (VS =VD =VG =0V)
avec un cycle d’écriture de 8ns et un cycle d’effacement de 10ns (MATLAB)
Il est important de noter que, si la réduction de l’épaisseur tSi du film de silicium peut permettre
l’amélioration des performances du point mémoire, elle tend, à terme, à considérer un substrat FDSOI pour lequel le modèle ci-dessus n’est pas valide : les différents couplages capacitifs sont calculés en partant de l’hypothèse qu’une zone électriquement neutre existe dans le substrat flottant.
Les conclusions de cette évaluation ne peuvent donc être étendue au-delà d’une certaine limite (imposée par l’épaisseur du film de silicium et son dopage) à partir de laquelle le substrat flottant est
complètement déserté.
4.3
Bilan de l’utilisation d’un substrat PD-SOI
Tous les éléments de simulations disponibles (Eldo et le modèle analytique) montrent que les
substrats SOI utilisés pour réaliser les circuits logiques ne sont pas très bien adaptés à une application
telle que la mémoire 1T-DRAM-SOI car la marge entre les états 0 et 1 est insuffisante. Des substrats
utilisant des films de silicium et des oxydes enterrés minces paraissent comme plus performants.
Cependant, ces substrats ne sont pas disponibles aujourd’hui. Quant à l’avenir de la technologie SOI,
avec la réduction programmée de l’épaisseur du film de silicium, il semble que ce soit la technologie
FD-SOI qui soit la plus probable.
146
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
5 Evolution du point mémoire vers le SOI complètement déserté
L’évolution naturelle de la technologie SOI tend à réduire l’épaisseur du film de silicium. La
conséquence est qu’au-delà d’une certaine limite, les substrats des transistors sont totalement désertés : il s’agit de substrat FD-SOI (fig. 6.1(b)). Cette limite dépend de deux paramètres principaux :
l’épaisseur du substrat et son niveau de dopage.
La principale caractéristique des substrat FD-SOI est qu’ils empêchent tout effet d’histoire : il
n’y a pas de zone électriquement neutre dans le substrat d’un transistor lorsque la grille a un potentiel
suffisamment haut (dans le cas d’un NMOS), le stockage d’une charge électrique est donc impossible.
Ce type de substrat est donc a priori inutilisable dans le cadre d’une mémoire 1T-DRAM-SOI. Cette
section a pour but de montrer comment il est possible de retrouver quand même un effet d’histoire
important avec ce type de substrat.
5.1
Effet d’histoire avec un substrat FD-SOI dopé P
5.1.1 Stockage d’une charge positive dans le substrat
Une simulation TCAD a été réalisée avec Dessis (ISE) afin d’évaluer le potentiel du substrat au
niveau de l’oxyde enterré d’un transistor NMOS FD-SOI (fig 6.13). Cette simulation montre que
même avec Vsub égal à 0V, il existe un puits de potentiel au niveau du substrat qui pourrait permettre
le stockage d’une charge positive. Cependant ce puits de potentiel a une amplitude très réduite qui ne
peut pas permettre le stockage d’une charge importante. L’utilisation d’un potentiel de substrat Vsub
négatif (-3V ici) augmente considérablement la profondeur de ce puits. Le stockage d’une charge
positive devient donc envisageable en remplissant le puits de potentiel électrostatique ainsi formé.
5.1.2 Stockage d’une charge négative dans le substrat
Il n’est pas possible de stocker en pratique une charge négative. Cependant, il est possible que le
processus d’effacement permette d’amener le potentiel électrostatique du substrat flottant au niveau
de l’oxyde enterré à une valeur inférieure à celle qu’il a à l’équilibre thermodynamique. Il existe
un niveau maximum théorique au-delà duquel l’effacement ne peut plus opérer : il correspond à la
disparition de la zone d’accumulation. En effet, lorsque le potentiel du substrat diminue, le potentiel
de surface ψSbg augmente jusqu’à ce que le substrat passe en régime de désertion (fig. 6.6(b)).
5 Evolution du point mémoire vers le SOI complètement déserté
source
substrat flottant
147
drain
F IG . 6.13: Simulation du potentiel électrostatique à l’équilibre thermodynamique du substrat flottant au
niveau de l’oxyde enterré d’un NMOS FD-SOI : L=180nm, tbox =25nm, tSi =50nm, et dopage du substrat
flottant de type P à 1017 cm−3 ; VS =VD =VG =0V(ISE)
5.2
Fonctionnement du point mémoire FD-SOI
Une simulation électrique 2D réalisée avec Dessis (ISE) a été effectuée pour évaluer les modes
de fonctionnement du point mémoire FD-SOI. Le transistor simulé utilise un substrat avec un film de
silicium dont l’épaisseur est 16nm et qui est dopé P à 7.1017 cm−3 . L’oxyde enterré est quant à lui
épais de 25nm et le substrat est dopé P à 1015 cm−3 . Il est polarisé à -3V afin d’assurer un régime
d’accumulation dans le substrat. La figure 6.14 montre une comparaison de deux transistors, dont
le substrat est dans un cas polarisé à 0V et dans l’autre à -3V, qui illustre l’effet de la polarisation
négative du substrat.
Le tableau 6.1 rappelle les points de fonctionnement utilisés avec un substrat PD-SOI qui ont
servi à l’évaluation du FD-SOI. Le résultat de la simulation de ces points de fonctionnement, présenté
sur la figure 6.15, montre que les mécanismes d’écriture et d’effacement opèrent de la même manière
qu’en technologie PD-SOI.
Modes
Source
Drain
Grille
Ecriture
0V
2V
0,8V
Effacement
0V
-1,2V
0,8V
Rétention
0V
0V
0V
TAB . 6.1: Points de fonctionnement typique utilisé en PD-SOI et évalués avec le FD-SOI
La figure 6.16 montre le potentiel du substrat au niveau de l’oxyde enterré lorsque le point mé-
148
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
ZCE de la jonction drain
Substrat 0V
Substrat déserté
Zone d’accumulation
Zone d’inversion forte
Substrat -3V
F IG . 6.14: Simulation des zones de charge d’espace dans un transistor NMOS FD-SOI à l’équilibre
thermodynamique avec VS =VD =VG =0V pour deux potentiels de substrat différents (ISE)
Fin d’écriture (après 8ns) :
Source 0V
Grille 0,8V
courant de diode
Drain 2V
ionisation par impact
Densité du courant
de trous :
Substrat -3V
Début d’effacement :
Source 0V
Grille 0,8V
Drain -1,2V
courant de diode
Substrat -3V
F IG . 6.15: Simulation de l’écriture et de l’effacement du point mémoire FD-SOI (ISE)
moire est en mode de rétention. L’état effacé correspond bien à un potentiel inférieur à celui de l’état
écrit. Ce point mémoire peut donc être considéré comme fonctionnel. Cependant, cette simulation
montre que l’état effacé ne correspond pas à un potentiel inférieur à celui de l’équilibre thermodynamique. Dans ce cas, le point mémoire présente un excès de trous aussi bien à l’état 0 qu’à l’état 1 et
les courants de recombinaison vont avoir un rôle important dans le mécanisme de rétention. Cependant, la précision de cette simulation ne permet qu’une analyse qualitative, il est donc hasardeux de
conclure sur ce point.
5 Evolution du point mémoire vers le SOI complètement déserté
source
substrat
flottant
149
drain
F IG . 6.16: Potentiel électrostatique du substrat au niveau de l’oxyde enterré après l’écriture et après
l’effacement du point mémoire FD-SOI (ISE)
En conclusion, l’utilisation du transistor FD-SOI avec les mêmes points de fonctionnement que
ceux appliqués aux transistors NMOS PD-SOI est possible. Cependant, la méthode d’effacement
utilisée ne permet pas d’obtenir un état effacé optimal.
5.3
Les transistors à double grille
L’effacement semble être un point potentiellement limitant dans l’usage du transistor FD-SOI tel
que présenté précédemment. Une autre approche a été envisagée afin de permettre un effet mémoire
de plus grande amplitude : il s’agit d’utiliser des transistors à double grille (DG-MOS) [29, 22, 46]. La
figure 6.17 illustre ce type de composant. Il existe cependant d’autres méthodes que la grille enterrée
comme la réalisation de deux grilles latérales par exemple.
Grille
N+
P
N+
Grille enterrée
Substrat
F IG . 6.17: Vue en coupe schématique d’un transistor NMOS SOI à double grille
L’intérêt d’un tel composant par rapport au transistor standard sur substrat FD-SOI est qu’il est
150
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
possible de faire varier la polarisation de sa grille enterrée qui va alors jouer un rôle similaire à
celui du substrat comme dans les cas précédents. Une nouvelle méthode d’effacement peut alors être
envisagée : lors de l’écriture, de la lecture et de la rétention, la grille arrière est polarisée négativement
pour générer une zone d’accumulation dans le substrat. Lors de l’effacement, cette grille est ramenée
à un potentiel nul. Le puits de potentiel qui permettait le stockage des charges positives n’existe plus
et les trous en excès sont alors rapidement recombinés dans le substrat. Quand la grille arrière revient
à un potentiel négatif, le substrat ne contient plus de trous.
source
substrat
flottant
drain
F IG . 6.18: Potentiel électrostatique du substrat au niveau de l’oxyde enterré après l’écriture et après
l’effacement du point mémoire DG-NMOS (ISE)
Une simulation électrique 2D du transistor FD-SOI présenté précédemment a été réalisée. Seul
le substrat est différent : il est dopé N de sorte que lorsqu’un potentiel négatif lui est appliqué ce
soit un régime d’accumulation et non d’inversion qui prenne place car la transition entre les régimes
de désertion et d’accumulation n’implique que des porteurs majoritaires ce qui n’est pas le cas de la
transition entre les régimes de désertion et d’inversion forte qui elle implique également des porteurs
minoritaires. Or ces porteurs ne sont fournis que part le mécanisme de génération thermique ce qui
implique une constante de temps importante. Les conditions de programmation du point mémoire
sont présentées dans le tableau 6.2 sauf pour la grille arrière (le substrat) auquel on a seulement
appliqué -3V. Le résultat de cette simulation confirme le fait que la méthode d’effacement utilisé
permet d’évacuer toute les charges positives du substrat et d’obtenir un niveau effacé inférieur à celui
de l’équilibre thermodynamique (fig. 6.18).
Des mesures ont pu être réalisées pour valider cette approche. Pour cela un transistor FD-NMOS a
été utilisé (fig. 6.19) [46]. Le substrat fait office de grille arrière dans ce cas. Le tableau 6.2 récapitule
les points de fonctionnement caractérisés. On remarque que le potentiel de grille arrière proposé est
6 Nouvelles solutions technologiques
151
t ox =1,6nm
grille en poly-silicium
75nm
film de silicium
16nm
oxyde enterré
145nm
substrat
F IG . 6.19: Vue en coupe par microscopie électronique en transmission (MET) du transistor FD-SOI
caractérisé
de -10V contre -3V dans le reste de cette étude. Cette forte tension négative est rendue nécessaire par
l’épaisseur importante de l’oxyde enterré de l’échantillon (tbox =145nm) afin de permettre un régime
d’accumulation sur la face arrière.
Modes
Source
Drain
Grille
Grille arrière
Ecriture
0V
1,2V
0,8V
-10V
Effacement
0V
0,3V
0,8V
0V
Lecture
0V
0,3V
0,8V
-10V
Rétention
0V
0V
0V
-10V
TAB . 6.2: Points de fonctionnement utilisé pour des mesures avec un DG-NMOS
La mesure du temps de rétention (fig. 6.20) met en évidence la forte marge de lecture (>35µA pour
W=1µm) d’une part et un temps de rétention important (>10ms à 85o C) d’autre part. Ces résultats
montrent l’intérêt de ce concept. Cependant, les transistors à double grille ne seront vraisemblablement industrialisés ni à court, ni à moyen terme (avant 2010 ?).
6
Nouvelles solutions technologiques
Jusqu’à présent, on a montré qu’il était possible de réaliser une mémoire DRAM sans capacité
avec des substrats SOI. Cependant, toutes ces solutions font appel à des caractéristiques physiques
du substrat (l’épaisseur de l’oxyde enterré notamment) qui ne sont pas encore industrialisées. On a
alors développé un nouveau type de point mémoire 1T-DRAM-SOI qui se "contente" du même type
de substrat que ceux utilisés pour réaliser les circuits logiques. La suite de cette étude est basée sur
152
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
état 1
état 0
F IG . 6.20: Mesure du temps de rétention des états 1 et 0
un substrat PD-SOI dont les caractéristiques sont les suivantes : tSi =70nm et tbox =140nm. Ce type
de substrat est utilisé pour la technologie SOI 90nm à STMicroelectronics.
6.1
Principe de fonctionnement du nouveau composant
L’étude du fonctionnement du point mémoire sur un substrat PD-SOI a permis de mettre en avant
deux moyens d’améliorer significativement les performances du point mémoire. Le premier consiste
à réduire l’épaisseur de l’oxyde enterré : la capacité de la jonction SIS devient alors suffisamment
importante pour stabiliser le potentiel de substrat lors des opérations d’écriture et d’effacement. Le
second levier est la réduction de l’épaisseur du film de silicium. Les couplages des jonctions de drain
et de source sont alors réduits par rapport à ceux de la grille et de la jonction SIS et les performances
sont alors augmentées à la fois en écriture et en effacement. L’inconvénient de ces méthodes d’améliorations est qu’elles nécessitent des substrats différents de ceux utilisés actuellement pour la logique
standard.
Si on fait une étude plus fine du point de fonctionnement de la mémoire 1T-DRAM-SOI (tab. 6.1),
on se rend compte que c’est le drain qui commande à la fois l’effacement et l’écriture. C’est également
son couplage capacitif avec le substrat flottant qui contribue le plus à réduire les performances de la
mémoire : en écriture, il est polarisé avec un potentiel élevé ce qui tend à augmenter celui du substrat
et réduire la marge avec le niveau de saturation de l’écriture. En effacement, il est polarisé avec un
potentiel négatif ce qui a pour conséquences de réduire celui du substrat et donc diminuer la tension
aux bornes de la jonction drain. Le concept que l’on a développé consiste à réduire le couplage
capacitif du drain par rapport à ceux des autres jonctions sans toucher au substrat. L’optimisation
se fait au niveau du dessin du transistor qui permet d’avoir une jonction de drain plus petite que la
6 Nouvelles solutions technologiques
153
jonction de source.
6.2
Méthodes de réalisation
STI
source
N+
substrat
P
drain
N+
Grille
F IG . 6.21: Vue de dessus d’un transistor NMOS standard
La figure 6.21 montre le dessin d’un transistor. Il est constitué de deux zones principales : l’active
(qui contient la source, le substrat et le drain) et la grille (qui permet par superposition avec l’active
de déterminer la zone de substrat). Avec une telle réalisation, les jonctions de source et de drain sont
toujours symétriques.
STI
drain
N+
∆y
Pas d’impact
substrat source
N+
P
∆x
∆x
Réduction du ratio
source/drain Grille
(a) Substrat à forme trapézoïdale
STI
Pas d’impact
∆x
∆x
substrat
drain
source
N+
N+
P
∆y
Grille
augmentation de la
résistance d’accès
(b) Substrat et grille en forme de T
F IG . 6.22: Vue de dessus de deux nouvelles géométries de point mémoire 1T-DRAM-SOI
Le principe de la nouvelle solution proposée est d’avoir une jonction de source plus grande que
celle de drain. Au niveau du dessin du transistor cela correspond à une longueur en commun entre
l’active et la grille plus importante côté source. La manière la plus simple de le faire est de donner
une forme trapézoïdale à l’active sous la grille (fig. 6.22(a)). Cette méthode a deux inconvénients
majeurs. Le premier est qu’il est très difficile de réaliser de telle géométrie avec précision lorsque
l’on travaille avec des petites dimensions. Le second est que ce type de structure est très sensible aux
erreurs d’alignement (∆x) du masque de grille par rapport à celui d’active. Ainsi la grille peut se
154
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
trouver décalée horizontalement par rapport au trapèze ce qui réduit automatiquement le rapport de
longueur entre la source et le drain.
Un second moyen de réaliser des jonctions de dimensions différentes consiste a donner à la grille
une forme de "T" : lorsque le drain et la source sont implantés, le substrat qui est masqué par la grille
prend naturellement une forme identique. La source a alors une longueur de jonction augmentée de
deux fois la longueur de la base du "T". L’avantage de cette solution par rapport à la précédente est
que si des marges suffisantes sont prises des deux côtés du dépassement de la grille sur la source, ce
mode de réalisation est peu sensible aux erreurs d’alignement de la grille sur l’active. En revanche,
la largeur minimale du point mémoire est rendue plus importante que pour la réalisation précédente à
cause de ces marges. Cette idée est protégée par un brevet 4 .
6.3
Simulations analytiques
Le modèle analytique utilisé précédemment pour étudier l’influence des paramètres du substrat a
été adapté afin de permettre la simulation du point mémoire dissymétrique à forme trapézoïdale. Il
fonctionne de manière similaire. Les longueurs de jonction utilisées lors du calcul des couplages du
drain et de la source sont changées pour prendre en compte la dissymétrie. Le calcul de la surface
du canal, utilisé pour évaluer les couplages de la grille et celui de la jonction SIS, se fait en prenant
comme largeur la moyenne entre la longueur de la source et celle du drain.
état 1
état 0
F IG . 6.23: Simulation de l’augmentation de la taille de la source par rapport au drain - VG =VD =VS =0V -
L=180nm tSi =70nm et tbox =140nm (MATLAB)
La simulation analytique met en évidence un gain très importante au niveau des performances du
point mémoire PD-SOI (fig. 6.23). Avec un ratio de 2, on simule une marge du potentiel de substrat
flottant VB de 400mV entre les états 1 et 0. Cette marge est très supérieure à celle qui a été simulée
en optimisant les épaisseurs du film de silicium et de l’oxyde enterré (250mV avec tSi =50nm et tbox
4
Numéro Fr 0504317 du 28 avril 2005 "Capacitor-less memory"
6 Nouvelles solutions technologiques
155
=25nm).
Cependant, si ces nouvelles géométries de point mémoire augmentent la marge de lecture, le
risque est qu’elles augmentent aussi l’effet des perturbations dues à l’agencement matriciel du point
mémoire. Pour étudier ces effets, on va considérer une matrice de 4 points mémoire (fig. 6.24). On
distingue deux conditions principales de perturbations : l’écriture et l’effacement d’un point mémoire
voisin.
Grille 0 : 1,2V
écriture
0
1
effacement
0
1
0
Source 0 : 0V
Source 0 : 0V
Source 0 : 0V
Grille 1 : -1,2V
Grille 1 : -1,2V
Grille 1 : -1,2V
perturbation
perturbation
2
(a) Rétention
Drain 1 : 0V
Source 1 : 0V
Drain 0 : 0V
Source 1 : 0V
3
(b) Ecriture
2
Source 1 : 0V
Drain 1 : 0V
3
Drain 0 : 2,2V
2
1
3
Drain 1 : 0V
source plus large
que le drain
Grille 0 : 1,2V
Drain 0 : -1,2V
Grille 0 : -1,2V
(c) Effacement
F IG . 6.24: Matrices de 4 points mémoire dissymétriques
Dans le cas de l’écriture, le point mémoire 2 (fig. 6.24(b)) subit l’influence d’un potentiel élevé sur
son drain. Le risque d’une telle perturbation est d’augmenter le potentiel du substrat et de provoquer
un effacement parasite. Cependant, lorsque la largeur du drain par rapport à celle de la source diminue,
l’influence de cette perturbation est réduite également. La nouvelle géométrie proposée améliore donc
la robustesse du point mémoire à cette perturbation.
Lors de l’effacement, le point mémoire 2 subit un potentiel négatif sur son drain (fig. 6.24(c)).
Cette perturbation peut également conduire à un effacement parasite car la jonction de drain peut alors
se trouver polarisée en direct. Cependant contrairement au cas présenté pour l’écriture, la diminution
de la largeur du drain par rapport à celle de la source va avoir un effet négatif. Une simulation de
l’évolution de l’état 1 a donc été réalisée lorsqu’il subit une perturbation lors de l’effacement (fig.
6.25). Cette simulation permet de confirmer l’augmentation de l’effacement parasite. On constate que
pour des ratio source/drain faible (<1,5) l’effacement parasite est très faible. En revanche pour des
valeurs plus élevées, il devient important. Il paraît donc préférable de se contenter d’un ratio de faible
valeur.
156
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
état 1
état 0
état 1 après perturbation
F IG . 6.25: Simulation de l’augmentation de la taille de la source par rapport au drain et de l’influence de ce
paramètre sur la sensibilité aux perturbations d’effacement - VG =-1,2V, VS =VD =0V - L=180nm tSi =70nm
et tbox =140nm (MATLAB)
6.4
Intégration matricielle
La mise en matrice d’un point mémoire 1T-DRAM-SOI dissymétrique est relativement dense :
il est possible de partager les contacts de source entre cellules voisines de même que les contacts de
drain. Cela est vrai pour les deux types de réalisations (fig. 6.22). La figure 6.26 montre un exemple
de mise en matrice du point mémoire 1T-DRAM-SOI avec un substrat dessiné en T. Dans une telle
matrice, la surface d’un point mémoire en technologie 0,13µm peut descendre à 0,28µm2 (0,6µm
x0,46µm). A titre de comparaison, la surface d’un point mémoire 1T-DRAM-SOI classique suivant
les mêmes règles de dessin serait de 0,24µm2 et celle d’un point mémoire SRAM dense en SOI
avec la même technologie ferait 1,8µm2 [53]. Il n’existe pas de cellule DRAM compatible avec
la technologie SOI. Le point mémoire dissymétrique en technologie SOI présente donc a priori de
bonnes performances de densité.
6.5
Bilan à propos du point mémoire dissymétrique
Les simulations analytiques sur le point mémoire dissymétrique montrent d’une part que cette
géométrie permet d’augmenter de manière importante la marge entre les états 0 et 1, et d’autre part
quelles sont les limitations de cette solution. Ainsi un ratio entre la largeur de la source et celle du
drain de 1,5 semble un compromis intéressant qui permet d’augmenter la marge en rétention d’un
facteur supérieur à 3 tout en limitant les effets des perturbations.
Il n’a pas été possible d’effectuer des simulations électriques de ce point mémoire en technologie
SOI avec le logiciel ISE-Dessis. Il est en effet nécessaire de les réaliser non pas en deux dimensions
mais en trois.
Ce dispositif n’a pas encore pu être testé de manière expérimentale car il ne peut pas tout à fait
se contenter du procédé de fabrication SOI standard, les implantations du canal devant être modifiées
7 Conclusion
157
Drain (Métal 2)
Grille (Poly-silicium)
Source (Métal 1)
Point mémoire
Grille (Poly-silicium)
F IG . 6.26: Intégration matricielle de la cellule 1T-DRAM-SOI dissymétrique avec un substrat en T
pour permettre un bon fonctionnement.
7
Conclusion
Dans ce chapitre, on a fait un état de l’art des différentes possibilités de développement de mé-
moire eDRAM sans capacité sur substrat SOI. On a démontré que ceux actuellement utilisés pour
fabriquer les circuits logiques CMOS ne sont pas adaptés à une utilisation dans une application de
type mémoire 1T-DRAM-SOI. L’effet mémoire y est trop faible. Cependant, des modifications raisonnables des caractéristiques de ces substrats pourraient améliorer de manière significative l’amplitude
de l’effet mémoire. On a également montré que lorsque le SOI sera fabriqué sur des substrat totalement désertés (FD-SOI), il sera toujours possible de réaliser une mémoire 1T-BULK, assurant ainsi
la pérenité du concept avec l’évolution des technologies SOI. La solution idéale étant l’utilisation de
transistors à double grille. Pour conclure cette étude, on a présenté une technique originale qui permettrait d’utiliser les substrats PD-SOI standards pour fabriquer une mémoire 1T-DRAM-SOI. Les
possibilités d’évolution avec la technologie SOI sont donc nombreuses et il est probable que l’une
d’elles donne lieu à industrialisation.
158
Chapitre 6 Etude de la mémoire eDRAM sans capacité sur un substrat SOI
Chapitre 7
Conclusion générale
Au cours des différents chapitres ce mémoire de thèse, on s’est attaché à mettre en évidence le
cheminement qui a permis d’aboutir sur des propositions industrialisables de circuits mémoire.
Sur la base des difficultés de réalisation du point mémoire eDRAM standard, on a développé une
nouvelle solution technologique : la mémoire DRAM à un transistor et sans capacité. Cette solution
est basée sur un procédé de fabrication simple, ne nécessitant pas de nouveau matériau. Ce concept
de mémoire est d’abord apparu avec la technologie SOI. On l’a adapté à la technologie sur silicium
massif. La littérature ne rapporte pas de développement équivalent. En ce sens, le travail est original.
On a étudié des exemples de réalisation ainsi que les différents mécanismes physiques mis en
jeu dans le fonctionnement du point mémoire. Un modèle comportemental permettant de reproduire
les opérations du point mémoire 1T-BULK, a été présenté. Ce modèle a été confronté à des mesures
expérimentales. Il a permis d’analyser les performances du point mémoire, mais également ses limitations et les phénomènes parasites qui perturbent son bon fonctionnement. Une solution basée sur
de nouveaux points de fonctionnement a été proposée afin de palier ces problèmes. Cette solution devrait même permettre d’améliorer significativement les performances en rétention du point mémoire.
Elle a fait l’objet d’un dépôt de brevet. Il n’a pas été possible de vérifier expérimentalement le bon
fonctionnement de cette solution, un circuit de test a été conçu mais n’a pas pu être fabriqué dans le
temps de la thèse.
Sur la base de ces développements, des solutions de circuit mémoire ont été mises en place. La
première, très ambitieuse, mais précoce dans le projet, a été le développement d’un circuit mémoire
de 8Mbit en technologie CMOS 0,13µm. Ce circuit n’a pas pu donner pleinement satisfaction en
raison de problème de réalisation. Il a cependant permis de démontrer que les dispersions de performances entre transistors voisins n’étaient pas un point bloquant. Il a également permis la mise en
160
Chapitre 7 Conclusion générale
place et le test du circuit de lecture le plus performant recensé à ce jour dans les mémoires eDRAM
sans capacité. Ce circuit mémoire a servi de base au développement de nouvelles solutions innovantes
d’intégration du point mémoire. On a fait des propositions d’architecture permettant de dépasser les
performances en terme de densité des circuits eDRAM standards. Des solutions pour diminuer de
manière significative le temps de lecture ont également été montrées. Ainsi, il est possible aujourd’hui, sur la base de ces résultats d’envisager la conception et la réalisation de mémoire 1T-BULK
compétitives sur le plan industriel à partir de la technologie CMOS 65nm.
Il faut cependant noter que des phénomènes physiques n’ayant pas pu être étudiés au cours de
cette thèse peuvent compromettre le bon fonctionnement de mémoire la mémoire 1T-BULK. Il s’agit
principalement de la tenue aux radiations et du vieillissement des points mémoire. La tenue aux
radiations est un point critique, car les rayonnements ionisants peuvent induire de forte injection
de charge lorsqu’une particule β traverse les zones de charge d’espace par exemple. Une mémoire
1T-BULK y serait donc sensible mais des codes correcteurs d’erreur pourraient s’avérer suffisants.
Quant au vieillissement, c’est un phénomène commun à tous les transistors. Cependant, dans le cas
de la mémoire 1T-BULK, l’usage de conditions favorables à l’ionisation par impact pourrait accélérer
la détérioration de l’oxyde de grille. Une étude approfondie de ce point est donc nécessaire.
Dans la dernière partie, on s’est de nouveau intéressé à la technologie SOI car il est possible que
la technologie bulk ne puisse pas permettre d’atteindre les noeuds technologiques CMOS 32nm et
22nm. On a montré les limitations des solutions technologiques, actuellement disponibles, ainsi que
les possibilités de celles à venir (FD-SOI, FD-SOI à double grille, ...). La conclusion de cette dernière
étude est que bien que les performances actuellement obtenues en SOI soient à peine suffisantes sur le
plan industriel, l’évolution attendue des technologies SOI d’une part, et des astuces de dessin d’autre
part, doivent permettre la réalisation de mémoires performantes eDRAM sans capacité.
En ce qui concerne la technologie sur silicium massif à l’horizon des technologies fines (65nm et
moins), la solution du point mémoire sans capacité est tout à fait envisageable industriellement dès
lors que la eDRAM est incontournable du point de vue de l’application.
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