Réduction de consommation d`énergie en électronique

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Réduction de consommation d'énergie
en électronique embarquée
Olivier SENTIEYS
ENSSAT - Université de Rennes
LASTI - Groupe Signal Architecture
6 Rue de Kérampont - 22300 - Lannion
Tél: [phone]; Fax: [phone]
[email protected] http://archi.enssat.fr
Résumé
La consommation des circuits électroniques, dédiés ou programmables, est devenue un
facteur essentiel pour un nombre croissant d'applications industrielles ou grand public pour
lesquelles il s'agit d'embarquer un ensemble de traitements plus ou moins complexes à des
cadences de plus en plus rapides. Le concepteur de systèmes doit maîtriser tout au long de la
démarche, les optimisations architecturales, logiques et technologiques, en vue de satisfaire
les contraintes de cadence de traitement, de consommation et de coût.
L'exposé de la journée scientifique Électronique Embarquée du 24 avril 1997 s'articulera
autour des axes suivants : une présentation rapide des applications nécessitant une
conception spécifique au problème de consommation d'énergie; les évolutions actuelles des
technologies de circuits (DSP, VLSI), et en particulier du produit vitesse-consommation; une
présentation du problème général de la consommation des circuits VLSI CMOS (analogiques
ou numériques) à différents niveaux technologiques; les optimisations architecturales,
logiques et technologiques, en vue de satisfaire les contraintes de cadence de traitement, de
consommation et de coût.
I. Introduction
Depuis quelques années, le problème de la dissipation de puissance est devenu un facteur
limitatif pour la réalisation des systèmes VLSI. Cette limitation intervient au travers de deux
problèmes majeurs. Les systèmes complexes et performants, engendrant donc une
consommation électrique importante, nécessitent des systèmes de refroidissement complexes et
peuvent présenter des problèmes de fiabilité (une forte chaleur augmenterait le risque de
panne). La consommation est donc devenue la limite essentielle de l'augmentation du nombre
de transistors sur une seule puce. Pour les applications portables, la consommation engendre
une réduction de la durée de vie des batteries limitées en poids et en encombrement par le type
d'applications.
De plus, de nouvelles applications émergent telles que les ordinateurs personnels ou portables
(PC, portable desktop, pagers, ...), les télécommunications sans fil (radiomobile, GSM, ...), les

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assistants de personnes (PDA's), le multimédia. Le marché de ces produits possède la plus
forte croissance du secteur électronique. Les projections dans le futur montrent que cette
croissance doit continuer. Ce type d'applications intègre des fonctionnalités complexes
(annulation d'écho, codage parole ou vidéo, codage canal, traitements type multimédia, ...), qui
demandent des calculs performants, tout en ajoutant une contrainte forte sur la consommation
de ces systèmes. On peut prendre pour exemple un terminal multimédia portable du futur qui
intègre des communications sans fil large bande, de la vidéo bidirectionnelle animée, de l'audio
et de la parole de haute qualité, et une interface homme machine évoluée (entrée stylo,
affichage texte et graphique). Un exemple est le projet InfoPad développé à l'U.C. Berkeley
[http://infopad.berkeley.edu]. Le budget consommation d'un tel terminal sans conception
spécifique serait d'environ 40 Watts, ce qui nécessiterait de trop encombrantes batteries (10
kg) de type Nickel-Cadmium pour une durée de vie acceptable de 10 heures (voir figure 1).
Certaines nouvelles technologies de batteries (Nickel-Metal-Hybride) pourront offrir 60-70
Wattheures/kg, mais les prévisions les plus optimistes ne présentent qu'une amélioration de 30
à 40% dans les 5 prochaines années. Cette évolution est 4 fois moins élevée que celle de la
puissance de calcul des circuits intégrés prédite par la loi de Moore. Il faut donc utiliser des
méthodes de conception spécifiques au problème de basse consommation.
0
10
20
30
40
50
65 69 70 79 80 84 85 89 90 95
Années
Figure 1 : Évolution du rapport autonomie / poids des batteries d'après Sony Inc.
De plus, des applications dites Ultra-Basse-Consommation nécessitent des puissance en
dessous de 1mW. On trouve des applications médicales (pace makers) ou d'horlogerie.
Cette tendance se retrouve également pour les processeurs généraux. Le tableau 1 représente
la consommation de quelques processeurs actuels. L'étude de l'évolution de la puissance
dissipée en fonction de la surface de Silicium montre que l'équation suivante prédit la puissance
avec une assez bonne précision.
P = k . surface . Fclk avec k = 0.063 W/cm2.Mhz
On peut donc extrapoler que, dans le futur, un microprocesseur de 10 cm2, fonctionnant à 500
Mhz consommerait 315 Watts! Cependant, certains constructeurs sortent des versions de leur
microprocesseur optimisées en consommation. On trouve également de plus en plus de produit
(microcontrôleur, processeur de traitement du signal) possédant l'étiquette "Basse-
Consommation Basse-Tension" [Davis96], [Verbau96], [Cousin97].

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Processeur Horloge
(MHz) Technologie (µm) Alimentation (V) Consommation maximale (W)
Intel Pentium
Intel P6 66 200 0.8 0.35 5.0 3.3 16 35
DEC Alpha 21064
DEC Alpha 21164 200 300 0.75 0.5 3.3 3.3 30 50
PowerPC 620 133 0.5 3.3 30
MIPS R10000 200 0.5 3.3 30
UltraSparc 167 0.45 3.3 30
PowerPC 603 80 0.5 3.3 2.2
IBM 486SLC2 66 0.8 3.3 1.8
MIPS R4200 80 0.64 3.3 1.8
Tableau 1 : Consommation de différents processeurs
Le circuit de la figure 2 a été développé à l'ENSSAT en technologie 0,7µm pour l'annulation
d'écho acoustique en bande élargie (16kHz) [Sentieys93]. La taille de la réponse impulsionnelle
est de 1024 points. Les mémoires occupent une place importante du circuit (60%), tendant à
prouver la tendance actuelle des nouvelles applications à nécessiter de plus en plus d'unités
mémoire. Un effort supplémentaire devra être fait afin de réduire la consommation de ces
unités fonctionnelles (cf. §III.2). La consommation de ce circuit est de 86 mW à 5 Volts. Son
utilisation à 3.3 Volts est rendue possible grâce à la présence de multiples unités fonctionnelles,
abaissant ainsi la consommation à 37 mW.
Partie du circuit Conso. (mW)
interconnexions 12.0
cellules 26.0
RAM 48.0
Puissance Totale 86.0
VDD = 5V
Figure 2 : Bilan de consommation d'un ASIC d'annulation d'écho
II. Sources de consommation électrique
Les principales sources de dissipation de puissance dans un circuit numérique sont données
dans l'équation suivante (eq. 1) et illustrées à la figure 3. La puissance statique Ps peut être
directement négligée pour des circuits de type CMOS.
Pmoy = Pd + Pcc + Pf (1)
où Pmoy est la puissance moyenne dissipée par le circuit, Pd la puissance dynamique causée par
la charge et la décharge de la capacité Cl. Pcc et Pf reflètent la puissance dissipée due aux
courants de court-circuit et de fuite (Icc et If). L'équation 1 peut être développée de la manière
suivante :
Ram 1
5,92 mm
2Ram 2
5,92 mm
2
Mult 1
1,22 mm2
Mult 2
1,22 mm 2

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Pmoy = α . C . Vdd2 . f + Vdd . Icc + Vdd . If (2)
où Vdd est la tension d'alimentation, f la fréquence d'horloge, C la capacité physique du circuit
et α le facteur d'activité défini comme le nombre moyen de transition (0 → 1) pendant une
période d'horloge. Ces deux derniers paramètres sont souvent regroupés en un terme Ceff, la
capacité effective.
En général, les puissances de court-circuit et de fuite peuvent être réduites, laissant Pd la
composante dominante de la consommation électrique.
Vdd
Idd = Icc + Id
IdIcc
Cl
Vin
Icc
Vout
Id
Figure 3 : profil typique de consommation d'un circuit CMOS
L'équation de référence est donc donnée ci dessous. Elle ne prend plus en compte que la
composante dynamique qui représente, pour des circuits CMOS, au moins 90% de la puissance
totale dissipée. Pmoy = α . C . Vdd2 . f (3)
L'équation 3 fait apparaître plusieurs degrés de liberté permettant de réduire la consommation
d'un système :
•La tension d'alimentation. Son intervention quadratique dans la formule (3) permet
d'envisager un gain important d'optimisation par sa réduction. Il faudra cependant rester
avec Vdd > 2.Vt, la tension de seuil, pour éviter une augmentation exponentielle du
temps de propagation (cf. figure 4) ayant un effet néfaste sur le paramètre f.
•La capacité physique, décomposée en une partie venant des cellules CMOS et une autre
provenant des interconnexions. Dans les nouvelles technologies submicroniques, les
deux parties sont à considérer. Leur réduction doit donc mettre en œuvre des
techniques principalement au niveau physique de la conception (taille des transistors,
placement / routage).
•La fréquence d'horloge peut être améliorée en mettant en œuvre des techniques
d'optimisations du chemin critique logique, ou bien des méthodes (parallélisme,
pipeline, ...) aux niveaux algorithmique et architectural. En général ce paramètre est lié
à l'optimisation de Vdd.
•L'activité de commutation du circuit. Ce dernier paramètre montre que même un circuit
très complexe ne consomme que s'il est en activité. Cette réduction peut être effectuée
à plusieurs niveaux. Au niveau logique, différents styles évitant les glitches, donc les
commutations inutiles peuvent être envisagées. Une machine d'état peut également être
optimisée au regard de son activité. Le codage des données, leur multiplexage, des

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techniques de mise en veille aux niveaux logique, architectural ou même système,
peuvent être utilisées. Une distribution ad-hoc de l'horloge doit enfin être étudiée.
Ces différentes voies d'optimisation seront rapidement explorées dans les chapitres suivants.
III. Méthodologies de réduction de la consommation
Il est possible d’utiliser des techniques de conception basse consommation à différentes étapes
de la conception d’un système. La conception descendante consiste à partir du niveau le plus
abstrait d’atteindre le niveau le plus bas. Pour les systèmes, on distingue quatre niveaux:
- le niveau fonctionnel
- le niveau architectural (RTL: Register Transfert Level)
- le niveau logique
- le niveau électrique et physique
Pour chacun des niveaux, les gains sur la consommation, lors de la mise en place de techniques
de basse consommation, sont approximativement les suivants (après [Rabaey 96]).
Système
Algorithme
Architecture
Circuit
Technologie
Gains espérés
10 à 100 fois
10 à 90 %
Routage:20 % Logique :15 %
30 %
Méthodes employées
Complexité, concurrence, Régularité, Localité
Parallélisme, pipeline, redondance, codage des données
Bibliothèques spécifiques
Abstraction
Max
MinTaille des transistors
PartitionnementPower-down
On remarque qu’il est plus intéressant de mettre en œuvre les techniques de basse
consommation au début de la démarche de conception qu’à la fin. A tous les niveaux, la
méthode consiste à estimer la consommation des différentes solutions qui sont offertes pour
choisir la meilleure. La recherche actuelle se concentre sur les algorithmes d’estimation. Il est à
noter que la solution optimale pour la consommation peut être pénalisante du point de vue de
la vitesse de traitement et de la taille du circuit (donc de son prix).
III.1 Niveaux architectural et logique : chemin de données
1 Réduction de la tension d’alimentation
La réduction de la tension d’alimentation résulte en une amélioration quadratique de la
dissipation de puissance. Par contre, l’effet négatif est une perte de performances temporelles.
En effet, diminuer la tension d’alimentation affecte le temps de propagation d’une porte
CMOS. Une approximation du premier ordre de ce temps Td est donnée ci dessous.
Td = Cl.Vdd
I = Cl.Vdd
k(W/L)(Vdd - Vt)2 (4)
Cl est la capacité de la cellule, I est le courant de sortie, Vt est la tension de seuil, W et L
dépendent de la taille des transistors, et k est dépendant du processus technologique. Cette
formule devient de plus en plus inexacte avec la tendance submicronique des technologies
actuelles. Cependant, la relation inverse entre Vdd et Td reste valable.
En observant la relation liant le temps de traversée et la consommation à la tension
d’alimentation (voir figure ci-dessous), on peut donc conclure que diminuer cette dernière a un