Thèse : Numérisation rapide d'un système synchronisé d'antennes radio multi-réparties tel que le Radiohéliographe de Nançay Présenté par : M. El Houssain AIT MANSOUR Directeur de thèse : Encadrant : M. Klein Karl-Ludwig M. Bruno Da Silva Plan Spécifications de nouveau système ● Architecture de nouveau système ● Algorithme de synchronisation ● Conception et réalisation du circuit de synchronisation ● Perspectives & Conclusion ● Questions ● 2 Algorithme de synchronisation Les spécifications du nouveau système numérique RH : ● ● ● ● ● ● ● La bande passante (MHz) : 300 MHz La fréquence maximale du signal : 450 MHz La fréquence minimale du signal : 150 MHz Le nombre des bits du convertisseur A/D (soleil actif) : ≥ 9 bits La fréquence d’échantillonnage : 1 GHz La précision du circuit de d’ajustement à 1% : 50 ps Le jitter autorise tj< 0.69ps (N = 10 bits) 3 Architecture de nouveau système SyncData SyncClk / Ctrl An Digitizer Controller Transceiver ... A 1 Correlator and SysSync Master ● ● Architecture en étoile (un maitre et plusieurs esclaves) Le circuit SysSync mesure & ajuste les offsets 4 Algorithme de synchronisation ● Modèle du retard d MST d CMS d d d MSR TDC (dMM ) d Master ● ● SMR CSM SMT Slave Le TDC mesure le retard dMM (du maitre au maitre) Le retard aller est différents du retard retour 5 Algorithme de synchronisation ● Modèle du retard Le retard Aller/retour mesuré par le circuit TDC : dMM = (d + d + d )+ (d + d + d ) MST CMS MSR SMT CSM SMR 6 Algorithme de synchronisation Condition de synchronisation locale entre deux couple d’antennes : On remplace T’1,2 avec son modèle esquivant : 7 Algorithme de synchronisation On injecte un offset inconnu dans chaque antenne, d’où : 8 Algorithme de synchronisation La matrice de calibration des offsets : Comment calculer les paramètres inconnus de la matrice ? 9 Algorithme de synchronisation La dernière colonne de la matrice est constituée comme étant la référence du calcul (l’écart inconnue est nul) Ex : Calcul des paramètres de la matrice pour 4 antennes (T1 = 5 LSB, 1 LSB = 13ps) : 10 Algorithme de synchronisation Calibration des antennes : 11 Algorithme de synchronisation ● Principe de synchronisation Master ● ● Slaves(Antennas) T1 /2 dx 1 /2 T2 /2 dx 2 /2 T3 /2 dx 3 /2 T4 /2 dx 4 /2 (1) (2) (3) =0 (4) Ti retard mesure pour le circuit TDC pour l'antenne (i) dxi/2 l'offset calculé par le maitre à partir de la matrice de calibration pour n'antenne (i) 12 Algorithme de synchronisation ● Architecture globale du circuit maitre Time-stamp mesearment Ultra-Low Jitter PLL Rb + GPS 1-PPS 10 MHz Ultra-Low Jitter Clock Distribution Events to slaves Clk 1-300 MHz Sync TDC Events from slaves TDC (Ctrl) Filter and Offsets computation Synchronized clocks to slaves DTC DTC (Ctrl) FPGA Master Sync Ultra-Low Jitter Clock Distribution Clk Offsets calibration 13 Conception et réalisation du système ● ➔ ➔ ➔ ➔ ➔ ➔ ➔ ➔ Test du circuit TDC Effet de la dérive d'alimentation / les résultats Mesure Skew entre les canaux Effet de la dérivée de la fréquence / les résultats Effet de la température sur le circuit global 4 canaux indépendantes Horloge fixe 200 Mhz à 3ps de jitter 13 ps de résolution 8 à 40 de résolution binaire des résultats 14 Conception et réalisation du système ● Test du circuit TDC 15 Conception et réalisation du système ● Test du circuit TDC 16 Conclusion – Définition de l'algorithme de synchronisation – Réalisation de la carte TDC de Test avec une carte diviseur d'horloge 1:4 – Développement des interfaces de communication entre FPGA, Carte TDC & PC 17 Perspectives ● Test de la la carte TDC et la mise en ouvre du plan du test par FPGA ● Validation des interfaces entre le circuit TDC et FPGA ● Étude de l’effet de la longueur des câbles sur les résultats de mesures ● Étude de la fréquence de mesure sur les résultats ● Effet de la qualité de l’horloge sur les résultats ● Effet de la variation de la fréquence de mesure sur les résultats ● Calcul de la matrice de calibration par FPGA et tester ● l’algorithme sur ordinateur (récupération des mesures & les écarts de calibration) 18