Offre_STMicroelectronics_27/03/2017
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Entreprises, pour proposer un sujet de thèse soutenue par le dispositif CIFRE, merci de remplir les champs suivants, et d’envoyer le document à : [email protected] Si vous souhaitez ajouter un descriptif plus détaillé de l’offre à votre annonce, merci de le joindre accompagné de ce formulaire. ● Nom de l’entreprise* : STMicroelectronics ● Ville et code postal* ● Nom du : 850 Rue Jean Monnet, 38920 Crolles laboratoire académique partenaire (si déjà connu) : CEA-Léti (Grenoble) ● Numéro de reconnaissance du laboratoire : ● Thématique de recherche (sans aucun caractère ● Sujet de confidentiel) * : Thèse : Etude et dimensionnement de générateurs pour la polarisation de la face arrière de circuits analogiques et radiofréquences en technologie FDSOI La technologie microélectronique FDSOI, développée conjointement entre le CEA-Léti et STMicroelectronics Crolles, offre un nouveau degré de liberté dans la conception de circuits intégrés : une quatrième électrode sur les transistors à effet de champs, isolé galvaniquement du canal du transistor, permet de modifier les caractéristiques électriques de celui-ci sur une large gamme. Cette technique de polarisation de la face arrière des transistors à effet de champs en FDSOI est renseignée dans la littérature sous le terme body biasing (BB) [Beigne15]. Depuis quelques années, cette fonctionnalité supplémentaire a été largement étudiée pour adapter les circuits de calcul logique et les mémoires notamment aux variations de procédé (vieillissement, désappareillèrent), de température et de performances (vitesse de calcul versus consommation) [Kumar08]. Cette attention particulière aux circuits dits numérique est principalement due aux applications visées par les nœuds avancées : offrir plus d’intégration sur une même unité de surface silicium. STMicroelectronics et le CEA-Léti ont particulièrement œuvré pour démontrer l’intérêt de cette technique de polarisation de la face arrière en FDSOI 28nm en suivant plusieurs approches matériels [Blagojevic16] et logiciels [Akgul14, Puschini16]. Grâce à une relative maturité technologique de la technologie FDSOI [Monfray16], les circuits de nature analogique, périphériques aux circuits de calcul logique, sont en cours de développement. Quelques preuves de concept utilisant la technique BB ont été démontrées pour améliorer certaines performances de circuits analogiques, radiofréquences et de puissance [Li12, Harikumar15, Biswa15]. Cependant, cette technique est relativement peu mise en œuvre lors des migrations vers les technologiques FDSOI. De plus, les quelques papiers publiés sur ce sujet traitent rarement de la partie génération de la tension de face arrière [Souvignet17]. Enfin, la polarisation de la face arrière est souvent effectuée en utilisant un potentiel déjà présent dans le circuit [Tandon16], et rarement en ajoutant un générateur additionnel [Kumar16]. Cet atout unique du FDSOI est donc peu utilisé au-delà des circuits numériques ce qui ouvre des perspectives pour une recherche appliquée sur ce sujet. L’objectif de la thèse est de proposer une étude sur l’influence et l’élaboration de la génération de la tension de polarisation de la face arrière en vue de son utilisation pour des applications autres que des circuits dits numériques. L’implémentation matérielle (surface silicium, composant passif), des performances dynamique (temps de réponse, plage de tension d’entrée et de sortie , plage de fréquence) et statistique (niveau de bruit, variabilité aux procédés de fabrication) du générateur de tension (BBGEN) seront les principales contraintes à prendre en compte pour proposer une architecture adaptée afin de polariser efficacement des circuits analogiques et radiofréquences. Pour valider l’approche expérimentalement, quelques circuits dans le domaine de l’analogique et de la radiofréquence en cours de développement à STMicroelectronics seront choisis et cointégrés avec les différents versions de générateurs BBGEN proposées dans cette thèse. La thèse se déroulera au sein d’une équipe de concepteurs de circuits analogique sur le site de STMicroelectronics Crolles et d’une équipe de chercheurs au CEA-Léti. Dans l’équipe de STMicroelectronics, Thierry Di Gilio, coencadrant de la thèse, a une expertise en circuits analogiques et suit actuellement le développement des générateurs BBGEN. Le directeur de thèse, Gaël Pillonnet, chercheur en microélectronique de puissance au CEALéti [Pillonnet15], étudie déjà les architectures de régulateur de tension pour la polarisation de la face arrière en FDSOI pour circuits numériques. L’ensemble de ces compétences sera une solide base pour proposer des architectures de circuits innovants pour valoriser la technique BB et au-delà la filière technologique française FDSOI. Le doctorant aura accès à l’ensemble des plateformes de conception et de caractérisation afin de simuler, dessiner, réaliser des puces de test et procéder à leurs tests. Après une mise à jour de l’état de l’art sur les techniques de polarisation BB et des architectures de BBGEN, le doctorant échangera avec les équipes de concepteurs afin d’identifier les circuits candidats (hors circuits numériques) à l’utilisation de générateur BB additionnel. Il spécifiera les performances électriques adaptées à ce type de circuit et proposera des architectures ad hoc de régulateurs adaptés à ces spécifications. Dans un processus itératif, il concevra et testera des circuits intégrés mettant en valeur les techniques proposées. Dans le cadre de sa formation par la recherche, le doctorant valorisera scientifiquement ces travaux par la publication dans des conférences et des revues internationales, et commercialement en déposant des brevets. Bibliographie [Souvignet17] T. Souvignet, B. Allard, and A. Mas, “A compact implementation of a negative switched-capacitor voltage regulator dedicated to body-biasing of CMOS circuits,” Microelectronics Journal, vol. 60, pp. 13–20, Feb. 2017. [Monfray16] S. Monfray and T. Skotnicki, “UTBB FDSOI: Evolution and opportunities,” Solid-State Electronics, vol. 125, pp. 63–72, Nov. 2016. [Kumar16] A. Kumar et al., “A 0.065mm2 19.8mW single channel calibration-free 12b 600MS/s ADC in 28nm UTBB FDSOI using FBB,” in ESSCIRC Conference 2016: 42nd European Solid-State Circuits Conference, 2016, pp. 165–168. [Tandon16] J. S. Tandon, S. Komatsu, T. J. Yamaguchi, and K. Asada, “A comparative study of body biased time -to-digital converters based on stochastic arbiters and stochastic comparators,” in 14th IEEE International New Circuits and Systems Conference (NEWCAS), 201 6, pp. 1–4. [Blagojevic16] M. Blagojević, M. Cochet, B. Keller, P. Flatresse, A. Vladimirescu, and B. Nikolić, “A fast, flexible, positive and negative adaptive body-bias generator in 28nm FDSOI,” in IEEE Symposium on VLSI Circuits (VLSI-Circuits), 2016, pp. 1–2. [Puschini16] D. Puschini, J. Rodas, E. Beigne, M. Altieri, and S. Lesecq, “Body Bias usage in UTBB FDSOI designs: A parametric exploration approach,” Solid-State Electronics, vol. 117, pp. 138–145, Mar. 2016. [Harikumar15] P. Hari kumar, J. J. Wikner, and A. Alvandpour, “An ultra-low-voltage OTA in 28 nm UTBB FDSOI CMOS using forward body bias,” in Nordic Circuits and Systems Conference (NORCAS): NORCHIP International Symposium on System -on-Chip (SoC), 2015, pp. 1–4. [Beigne15] E. Beigne, J. F. Christmann, A. Valentian, O. Billoint, E. Amat, and D. Morche, “UTBB FDSOI technology flexibility for ultra low power internet-of-things applications,” in 45th European Solid State Device Research Conference (ESSDERC), 2015, pp. 164–167. [Biswa15] A. Biswas, Y. Sinangil, and A. P. Chandrakasan, “A 28 nm FDSOI Integrated Reconfigurable Switched-Capacitor Based Step-Up DCDC Converter With 88% Peak Efficiency,” IEEE Journal of Solid-State Circuits, vol. 50, no. 7, pp. 1540–1549, Jul. 2015. [Akgul14] Y. Akgul et al., “Power management through DVFS and dynamic body biasing in FD-SOI circuits,” in 51st ACM/EDAC/IEEE Design Automation Conference (DAC), 2014, pp. 1–6. [Li12] Y. Li, M. Misra, and S. Gregori, “Lowinput voltage charge pump with dynamic body biasing,” in 25th IEEE Canadian Conference o n Electrical and Computer Engineering (CCECE), 2012, pp. 1–4. [Kumar08] S. V. Kumar, C. H. Kim, and S. S. Sapatnekar, “Body Bias Voltage Computations for Process and Temperature Compensation,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 16, no. 3, pp. 249–262, Mar. 2008. [Pillonnet15] G. Pillonnet, A. Andrieu, and E. Alon, “Dual-Input Switched Capacitor Converter Suitable for Wide Voltage Gain Range,” IEEE Journal on Emerging and Selected Topics in Circuits and Systems, vol. 5, no. 3, pp. 413–420, Sep. 2015. ● Date de recrutement* : 10/2017 ● Adresse e-mail à laquelle le candidat doit envoyer sa candidature* : [email protected], [email protected], [email protected] NOUVEAU : Si vous souhaitez que votre offre soit également diffusée gratuitement sur EURAXESS, veuillez compléter le formulaire ci-dessous en anglais EURAXESS Jobs (http://ec.europa.eu/euraxess/index.cfm/jobs/index) est le site officiel de la Commission européenne pour l’ensemble des offres de postes de scientifiques en Europe. 1/2 Les offres postées sur EURAXESS Jobs sont aussi visibles sur le site de Nature Job, grâce à un partenariat entre ces deux structures. La référence à la Cifre est mentionnée dans le texte mais aussi par le logo Cifre en tête d’offre. ● Name of the company *: STMicroelectronics ● City and zip code ● Name ● Code *: 850 Rue Jean Monnet, 38920 Crolles of the partner academic laboratory (so already known) : CEA-Léti (Grenoble) of the laboratory: ………………………………………………………………………………………………………………………………………… ● Title of research theme (without any confidential character) *: Ultra low power and ultra low noise body bias generator for FDSOI technologies ● Description of the theme of research (without any confidential character) *: FDSOI technologies are today best candidate for IOT and connected objects business. Key features of FDSOI are enabled by Back Biasing techniques, and Embedded solution is a must to have for IOT Market. To be competitive, Back Biasing solution, must have the lightest impact on power budget. Furthermore, in this low power environment it must be the less noisy possible in order to not disturb Radio parts. Objectives of the thesis is to design a back biasing generator that meet ULP and low noise requirement. The Body Bias Generator will use innovative solutions, and will be implementable in future ST product. Description of job Candidate will be in charge inside analog design team to investigate new and innovative architecture. He will be able to simulate, layout and realize Silicon test chip, realize test and characterization. This work will be done in collaboration with CEA/LETI lab partnership. ● ● Function *: Analog Designer, PhD student. ● Research Fields*: IOT- 28FDSOI - BODY BIAS – low power – low noise ● Research Profile*: ................................................................................................................................................... ...................................................................................................................................................................................... ..................................................................................................................................................................................... ..................................................................................................................................................................................... ● Date of recruitment 10/2017 ● E-mail address to which the candidate has to send his candidacy *: . [email protected] / [email protected] 2/2
