Circuits Intégrés numériques
publicité
Circuits intégrés numériques GIF-2000 Hiver 2013 1 Familles logiques 2 Famille des circuits Logique 3 Familles logiques Texas Instruments, 2007 4 Niveaux logiques VOL(max) -tension de sortie niveau BAS : niveau de tension de la sortie d'un circuit logique correspondant à l'état logique 0. VOH (min) - tension de sortie niveau HAUT : niveau de tension de la sortie d'un circuit logique correspondant à l'état logique 1. VIL (min): La tension d’entrée MAXIMALE pouvant être reconnue comme un niveau d’entrée logique BAS VIH (max): La tension d’entrée MINIMALE pouvant être reconnue comme un niveau d’entrée logique HAUT 5 Marge de bruit • NMH=VOH- VIH : MARGE DE BRUIT associée à un niveau d’entrée logique HAUT • NML=VIL -VOL : MARGE DE BRUIT associée à un niveau d’entrée logique BAS • Les deux plages NML et NMH représentent des zones sécuritaire dans lesquelles le signal d’entrée peut varier sans que la sortie logique soit affectée 6 Niveaux logiques et marge de bruit 7 Les Courants d’entrée IIH : Courant d’entrée à l’état haut (courant absorbé ) IIL : Courant d’entrée à l’état bas (courant débité ) 8 Les Courants de sortie IOL= le courant de sortie à l'état bas (courant absorbé) IOH= le courant de sortie à l'état haut (courant injecté) 9 Les Courants de sortie: Exemple: • Les constructeurs garantissent que dans le cas le plus défavorable : -Niveau Bas : la tension de sortie VOL reste inférieure à VOLmax = 0.4 V tant que le courant de sortie IOL (injécté dans la porte) reste inférieur à 16 mA -Niveau Haut : la tension de sortie VOH reste supérieure à VOHmin = 2.4 V tant que le courant de sortie IOH (fourni par la porte) reste inférieur à 0.4 mA 10 La SORTANCE (Fan out) • La SORTANCE représente le nombre max de portes que l’on peut brancher à la sortie d’une autre porte sans dégrader les niveaux logiques I I Fan out = min OH , OL I IH I IL 11 Transistor-transistor logic (TTL) • Utilise des transistors bipolaires • S’alimente par 5V • Sortie: – Totem pole – Collecteur ouvert (Open collector) – Trois états (tri-state) • constituée de plusieurs variantes optimisées pour la vitesse, consommation, etc. 12 TTL: Porte NAND Pour augmenter le nombre d’entrées, on augmente le nombre de transistors en leur faisant partager une même base. 13 TTL: Étage de sortie Collecteur ouvert (Open collector) 14 FAMILLE CMOS 13 - 15 FAMILLE CMOS • • • • • • • Faible dissipation, seulement durant les transitions (Aucune consommation statique de puissance, Il n’y a jamais de chemin direct entre VDD et GND). Bonne immunité au bruit Grande plage d’alimentation 2V < VDD < 18V. A l’origine très lente (série 4000) Temps de montée et de descente sont comparables Aucun courant à l’entrée→ La sortance n’est pas limitée par les courants. Mais chaque porte branchée ajoute sa capacité qui augmente la capacité de charge ce qui détériore le temps de propagation Dans la pratique, on évite de dépasser une sortance de 50 16 Rapple: Les symbols Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc. 17 Niveaux logiques et marge de bruit CMOS: 18 Inverseur CMOS 19 Inverseur CMOS Circuit équivalente Circuit équivalente 20 Inverseur CMOS Courbe de transfert 21 Comportement dynamique TEMPS DE MONTÉE ET TEMPS DE DESCENTE Le temps de montée (rise time, tr ) est le temps requis pour passer du point V10% au point V90% Le temps de descente (fall time, tf) est le temps requis pour passer du point V90% au point V10% 22 Comportement dynamique v i temps de propagation vi vO t vo t • Le temps de propagation tPHL à la sortie ( High-to-Low Output Transition ) est le délai entre le point V50% du signal d’entrée passant du niveau BAS au niveau HAUT et le point V50% du signal de sortie du niveau HAUT au niveau bas BAS • Le temps de propagation tPLH à la sortie ( Low-to-High Output Transition ) est le délai entre le point V50% du signal d’entrée passant du niveau HAUT au niveau BAS et le point V50% du signal de sortie passant du niveau BAS au niveau HAUT. 23 Temps de propagation v1 vO tPD = 21 (tPHL + tPLH ) tPD détermine la vitesse de l’inverseur Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc. 24 l'origine des capacités parasites 25 Comportement dynamique RDS RDS •Le temps de propagation dépend du circuit RC constitué de RDS et de la capacité de charge CL •A chaque basculement, il faut charger ou décharger C à travers la résistance RDS. 26 Consommation dynamique 1-court-circuits temporaires • En statique la porte ne consomme rien (un des deux transistors est bloque) • Pendant la transition (basculement), les deux transistors conduisent simultanément et un courant circule entre VDD et la masse • En haute fréquence, on a beaucoup de basculement, donc la consommation augmente 27 Consommation dynamique 2- La charge et la décharge des capacités parasites PD = f C L V 2 dd fréquence Puissance dynamique dissipée 28 Inverseur NMOS V+ Q2 se comporte comme une résistance R v O Q1 se comporte comme un interrupteur vI (b) interrupteur fermé →consommation statique de puissance 29 BICMOS: NAND Les transistors bipolaires sur l'étage de sortie de la porte permet le passage d'un courant plus important 30 Familles logiques: Comparaison Parameter CMOS TTL ECL Basic gate NAND/NOR NAND OR/NOR >50 10 25 1 @ 1 MHz 1 - 22 4 - 55 Excellent Very good Good 1 - 200 1.5 – 33 1-4 Fan-out Power per gate (mW) Noise immunity tPD (ns) 31 Interface • Les circuits d’interface sont généralement nécessaire pour relier entre eux des composants de familles différentes, ou pour relier un système numérique au monde extérieur → CMOS, TTL, etc. Interrupteur mécanique (switch debouncer) INTERRUPTEUR AVEC ANTI-REBOND 32 Exemples: les interfaces de puissance 33 Exemples: Comparateur- ampli-op→TTL-CMOS 34 Interface: Exemple 35 CMOS complémentaire Le PUN et le PDN sont des réseaux complémentaires. La fonction du PUN est de brancher la sortie à VDD La fonction du PDN est de brancher la sortie à GND 36 Construire le PDN On peut réaliser la fonction NAND avec des NMOS en série On peut réaliser la fonction NOR avec des NMOS en parallèle 37 CMOS complémentaire • En logique complémentaire, le PUN est le complémentaire du PDN. • Théorème de DeMorgan: • →Une combinaison parallèle des transistors NMOS dans le réseau PUN correspond à une combinaison série des transistors PMOS dans le PDN et vice-versa. 38 Exemple: CMOS NAND 39 Exemple: CMOS NOR 40 Exemple de porte complexe Construire le PDN D + A • (B + C ) 41 Exemple de porte complexe D + A • (B + C ) 42 Rappel: Bascule RS Table de vérité 43 Bascule RS 44 Mémoires à semi-conducteurs RAM (Random access memory) SRAM DRAM Mémoires à semi-conducteurs ROM (Read Only memory) PROM(Programmable ROM) EPROM(Erasable PROM) EEPROM (Electrically Erasable PROM) Flash 45 Rappel: MÉMOIRE RAM • Random Access Memory ou mémoire à accès aléatoire. Elle sert à sauvegarder (écriture) et récupérer (lecture) de l’information numérique. On l’appelle aussi « mémoire vive » • La RAM agit comme une zone de stockage temporaire. Elle est volatile (elle s’efface lorsque non alimentée) • Elle existe en deux types principaux: la mémoire RAM statique (SRAM) et la mémoire RAM dynamique (DRAM) 46 MÉMOIRE SRAM à 6 transistors La mémoire SRAM est constituée de bascules qui n’ont pas besoin d’être rafraîchies Bascule RS 47 MÉMOIRE DRAM à 1 transistor Cellule de base Chaque "bit" de mémoire DRAM est composé d'un transistor (qui permet de lire ou d'écrire une valeur) et un condensateur qui permet de retenir l'état binaire (1 quand il est chargé et 0 quand il est déchargé) Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc. 48 MÉMOIRE DRAM à 1 transistor Cellule de base •On doit régulièrement « rafraîchir » le contenu de la DRAM sinon la capacité se déchargerait lentement et l’information finirait par disparaître. •Lecture destructive Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc. 49 Comparaison DRAM / SRAM SRAM DRAM Plus vite (faible temps d’accès) Pas de rafraîchissement besoin de rafraîchissement Lecture non destructive lecture destructive 4 à 6 transistor 1 (ou 3) transistor Moin chère Densité 8 à 16 ? fois plus élevé que SRAM 50 Hiérarchie de mémoires 51 Mémoire EPROM Programmation: grille de contrôle grille flottante NMOS à grille flottante •EPROM comporte une petite fenêtre transparente qui permet d’exposer le circuit intégré à une source lumineuse (ultra-violet) et d’effacer le contenu déjà programmé •Coûteux •EPROM et EEPROM sont de plus en plus remplacées par les mémoires flash Microelectronic Circuits, Sixth Edition Sedra/Smith EPROM: Effacement aux ultra-violet EEPROM: Effacement électrique Copyright © 2010 by Oxford University Press, Inc. 52 Mémoire flash •Effacement électrique par bloc Les mémoire FLASH ressemblent aux EEPROM mais elles peuvent programmer ou effacer des sections ou blocs spécifiques 53 FRAM Ferroelectric Random Access Memory Le futur de la mémoire ? Structure similaire à la mémoire DRAM Utilise matériau ferroélectrique pour le condensateur 54 Références • Microelectronic Circuits, 6th Ed.,Sedra/Smith Digital Integrated Circuits, J. Rabaey et al., Second Edition, ©2003 Electrical & Electronic Systems, Neil Storey;Pearson Education, 2004. The Art Of Electronics , 2nd Edition, Horowitz, Hill;Cambridge University Press Texas instruments, www.ti.com Electronique Numérique , A. Oumnad, http://oumnad.123.fr/ Notes de cours, GPA-325: Introduction à l’électronique, L’École de Technologie Supérieure, UQ, Montréal. Circuits intégrés logiques, Michel Robert, Institut des Sciences de L'ingenieur de Montpellier VLSI,Notes de cours, Gabriel Cormier, Université de Moncton Electronique Numérique, Télécom Bretagne, http://www.telecom-bretagne.eu/ Modern Semiconductor Devices for Integrated Circuits, Chenming Calvin Hu, 2010. • • Images: http://daniel.robert9.pagesperso-orange.fr/Digit/Digit_13TS.html http://320volt.com/en/opto-kuplor-nedir-nasil-calisir-cesitleri/ 55
