Procédé de commande de l`affectation de ressources dans un

Patentamt
J E u r o p European
â i s c h e Patent
s
Office
@ Numéro de publication:
Office européen des brevets
DEMANDE
DE BREVET
Numéro de dépôt: 80106474.2
®
0 0 2 9 1 3 1
^ ^
EUROPEEN
Int. Cl.3: G 06 F 1 3 / 0 0
Date de dépôt: 23.10.80
@) Priorite: 19.11.79 US 95840
@ Demandeur: International Business Machines
Corporation, Armonk, N.Y. 10504 (US)
@
/®
S3\ n„,„j„ „,,hn,.,«™ A* i. ^i=m,r,H=
-37 ne a-i
demande . 27.05.81
g^j!,
= » « 81/21
Bulletin
@ Etats contractants designes : DE FR GB IT
Inventeur: Hays, Daniel O'Connor, Jr., 1704 Bellmead St.,
Raleigh, NC 27607 (US)
Inventeur: Maholick, Andrew Walter, 1506 Baker Rd.,
Raleigh, NC 27607 (US)
Inventeur: Mize, William Nathaniel, 802 Brookgreen Dr.,
Cary, NC 27511 (US)
(74) Mandataire: Bonneau, Gerard, COMPAGNIE IBM
FRANCE D6partement de Proprl6t6 Industrlelle,
F-0661 0 La Gaude (FR)
Procédé de commande de l'affectation de ressources dans un système comportant plusieurs processeurs à
fonctionnement simultané.
Procédé de commande de l'affectation sans conflit
d'une ressource commune, par exemple une zone de mémoire (3), entre au moins deux processeurs (1, 2) d'un
système de traitement de données, dans lequel une horloge
(4) fournit des impulsions d'horloge comportant deux
phases complémentaires.
Le procédé consiste à:
- tester un indicateur de disponibilité de la ressource
commune
- positionner dans cet indicateur un code identifiant le
processeur réquérant
- attendre au moins un cycle supplémentaire
- tester de nouveau l'indicateur pour ne permettre l'accès
à la ressource que si le code processeur est toujours le
co
même
- repositionner à zéro l'indicateur lors du relâchement de
la ressource.
CM
o
a
ui
Domaine
La
présente
de
données
invention
plusieurs
cycles
complémentaires,
et
concerne
cédé
de
l'affectation
commande
de
système
traitement
fonctionnent
qui
à phases
d'horloge
un
particulièrement
plus
plusieurs
comportant
de
systèmes
processeurs
des
utilisant
en
les
concerne
comportant
simultanément
technique
de
dans
ressources
proun
à fonctionnement
processeurs
simultané.
de
Etat
Dans
les
des
systèmes
dite
de
test
aux
fins
de
d'obtenir
se
produisent
les
utiliser.
le
tels
cace
donné
Il
On
des
brevet
tels
verrouillage,
quel
méthodes
E.U.A.
mais
3 566
358
moment
associé
et
un
à un
enregistrement
programme
du
est
3 435
418,
qui
désirent
interactifs
systèmes
sont
prévus
860
pour
décrite
l'invention
résoudre
de
permet
effi-
verrouillage
un
fixe
un
par
processeur
ou
autre
d'utiliser
commande
de
les
de
un
qui
ne
ou
à
donné
à un
accéder
processeur
E.U.A.
déterminer
programme
pourra
et
de
des
brevets
permettent
donné
train
qui
dans
particulier
en
processeurs
moyens
processeur
qu'un
conflits
dispositifs
donné
processeur
des
ces
conflit.
décrits
ceux
faisant,
ressource
des
part
de
ce
d'obtenir
d'une
permet
l'utilisation
3 676
No.
employée
de
exemple,
non
communes
des
des
et
Par
résolution
d'autre
que,
existe
qu'il
l'utilisation
après
efficace
différents
conflits.
ces
existe
No.
sait
des
conflits,
de
les
l'instruction
généralement
ressources
d'éviter
non
est
qui
utilisant
processeurs
complémentaires,
de
verrouillage
lesquels
dans
à phases
entre
des
comportent
positionnement
mais
antérieure
technique
l'affectation
ressources,
de
et
un
résoudre
qui
d'horloge
cycles
dans
la
qu'un
peut
donc
autre
pas
être
à la
mis
Ces
demandeur.
résoudre
les-
d'utiliser
D'autre
dispositifs
une
ressource
la
part,
et
E.U.A.
No.
divers
registres
ou
de
Il
ressort
de
accès
sation
de
permet
présenter,
des
cette
intervalle
de
de
permettant
dans
cycles
présente
de
commander
conflits
qui
désireux
d'accéder
lution
desdits
ou
d'un
La
présente
dispositif
tifier
processeur
utilise
systèmes
une
conflits
à processeurs
désirent
avoir
et
de
verrouiller
sorte
l ' u t i l i -
seul
que
à cette
un
dernière
pro-
pendant
l'invention
est
donc
l'affectation
de
un
de
auxdites
différents
sans
ressources,
la
exige
mise
en
à
manière
à résoudre
et
ressources
entre
fixes
des
utilisant
multiples
produire
procédé
ressources
complémentaires,
processeurs
réso-
la
que
oeuvre
les
circuit
d'un
approprié.
permet
à l'emploi
grâce
le
se
invention
ci-dessus
les
processeurs
invention
conflits
résoudre
complé-
desdites
peuvent
de
techniques
à phases
accès
de
à phases
l'emploi
registres
mémoires.
de
système
telle
de
une
d'horloge
à processeurs
d'horloge
verrouiller
un
comme
divers
des
de
de
contenu
de
des
déterminé.
temps
la
système
un
dans
commune,
Exposé
L'objet
fois
compa-
brevet
comparaison
qu'aucune
à la
avoir
le
contenu
cycles
ressource
puisse
désireux
de
le
dans
spécifiques
plusieurs
ressource
donné
cesseur
ne
lorsque
à une
du
précède
qui
dites
comparer
cette
l'échange
utilisant
mentaires,
de
permet
emplacements
ce
se
peuvent
notamment
d'utiliser
et
antérieur
multiples
un
525
différents
l'art
qui
3 886
de
pas
processeurs
d'instructions
décrite
d'échange
toutefois
permettant
entre
programme
commune.
séquence
commander
pour
ne
du
ou
processeur
éventuels
conflits
raison
clé
du
disposition
ressource
à processeurs
notamment
d'une
particulier
commune.
multiples
d'atteindre
méthode
qui,
Etant
qui
d'iden-
permettant
à un
donné
font
l'objectif
moment
que,
appel
donné,
dans
à
les
l'emploi
de
cycles
seur
ne
accéder
peut
telle
ccmmune
et
à verrouiller
Ce
procédé
consiste
bits
source;
une
du
ladite
de
de
est
ressource
à une
valeur
façon
exclusive
ladite
dernière
a été
au
du
d'horloge
à permettre
pendant
le
cesseur
qui
ledit
code
le
avec
fait
l'utilisation
ladite
pendant
des
une
cycles
affecté
de
celle-ci
si
la
que
l'accès
à celle-ci
que
la
tâche
désirée
ait
a été
de
commande
la
et
effectuée
et
ressource
jusqu'à
à mettre
à une
disposition
ressource
égalité,
obtenu,
exécutée,
sixième
ladite
ladite
à utiliser
consistant
processeur
une
une
pro-
comparer
comparaison
indique
étape
été
à
consistant,
audit
au
commande;
l'accès
ladite
étape
d'attente,'à
de
à
l'un
cycle
permettre
est
cette
étape;
appliqué
à
ressource
seconde
d'horloge
fois
ladite
de
cinquième
une
une
que
désire
à
registre
registre
de
affecté
d'accéder
étape
dudit
commande
de
processeur
septième
contenu
étape
qui
que
que
opération
une
le
numérique
exclusivement
cinquième
indique
qu'aucune
audit
dudit
contenu
code
contenu
sans
pris
signal
numérique
s'il
registre
res-
le
troisième
à attendre
effectuée;
suite
à examiner
ladite
demandée,
ladite
de
dudit
fin
contenus
ressource
disponibilité
de
audit
du
cycle
consistant
étape
et
été
n'ait
la
lors
ait
la
particulier
si
consistant
étape
ressource
à un
ressource
établie
à
une
contenu
première
une
déterminer
de
processeur
quatrième
destinée
le
correspondant
utiliser
signal
afin
ressource
commande
disponibilité
disponible;
à établir
de
consistant
étape
commande
bits
associé
la
ladite
suivantes:
étapes
aux
à
utilise
dernière.
cette
commande
seconde
consistant
les
en
définissant
registre
l'accès
proces-
ressource
l'invention
mémoire,
de
à accéder
registre
lesdits
de
zone
aucun
à une
exclusive
façon
l'emploi
consistant
un
complémentaires,
à commander
servant
procédé
dans
de
qu'une
un
étape
à phases
d'horloge
valeur
d'autres
ce
ensuite
indiquant
proces-
seurs.
Brève
La
Figure
description
1 représente
des
figures
schématiquement
un
système
de
trai-
données
de
tement
d'une
éventuels
ressource
commune
constituée,
mémoire
à accès
sélectif.
de
zone
La
Figure
2 représente
un
système
du
La
Figure
3 représente
de
la
mise
La
Figure
en
les
oeuvre
du
4 représente
de
dispositif
la
Figure
de
commande
5 de
la
représenté
vitesse
de
fonctionnement
l'un
ou
l'autre
de
ces
de
commande
par
d'emmagasinage
deux
mémoire
trains
les
de
5 de
lignes
3,
ces
aux
complémentaires.
pression
"à
pendant
phases
que
le
une
première
fourni
par
logique
fins
de
celle
Une
horloge
4,
qui
le
1 présente
d'un
4,
la
par
9 des
un
une
est
registres
associés
à la
d'accès
comme
d'horologe
suit:
à deux
processeur
à la
ou
l'ex-
contexte,
définie
premier
adresse
pour
à chevauchement
présent
de
logique
invention
type
signal
peut
chronologiques
7 respectivement
du
de
fournit
compteurs,
d'opérations
3
sélectif
double
8 et
1
processeurs
à accès
présente
Dans
l'horloge
des
utilisées
étant
phase
1-une
Figure
et des
complémentaires"
phases
processeur
la
6 et
opérations
à phases
la
respectives
données
processeurs
la
1.
d'impulsions
sont
impulsions
chronologique
commander
aux
à quartz
oscillateur
Ces
appropriés.
au
est le
processeurs.
classique, des
façon
afférent
détaillée
mémoire
une
la
un
fins
aux
l'invention.
temps
laquelle
dont
comporter
ainsi
processeur
de
à
1.
nécessaires
Figure
sur
dans
exemple,
par
plus
façon
l'invention
de
afférent
de r é a l i s a t i o n
préféré
de l ' i n v e n t i o n
schématiquement
2 partagent,
et
de
chronologique
réalisation
temps
un
des
une
par
Figure
objet
diagramme
l'utilisation
3.
Figure
Mode
On a
procédé
permettant
exemple,
des
la
sur
dispositifs
un
5 représente
La
par
schématiquement
et
à
relatifs
diagramme
représenté
type
les registres
que
un
et
processeurs
conflits
les
résoudre
de
deux
comportant
mémoire
tel
3;
taire
à deux
données
tour
et
seconde
la
pendant
lit
1 du
phase
décrit
des
signal
des
L'élément
de
définie
dernière
dudit
un
qui
fait
par
sorties
du
T4.
Le
signal
bascule
La
fonction
un
en
1 du
Le
obtenu
signal
est
sortie
Le
un
signal
bascule
vraie
de
la
d'un
la
2)
1.
de
la
bascule
T3
vraie
le
45,
et
sa
sortie
1")
en
42
appliqué
centre
faire
de
la
la
la
sortie
est
2.
phase
Lorsqu'un
signal
est
obtenu
indique
que
le
de
à la
duquel
changer
ET
indiquant
à
sortie
ET
circuit
signal
de
cela
de
1)
obtenu
à la
sortie
circuit
du
un
appliquant
la
dont
également
46,
2").
("0
autre
est
une
est
entrée
bascule
T3
T2,
Tl,
(phase
obtenu
aux
42
OU 43,
seconde
ET
obtenus
obtenue
à un
et
bascule
("0
est
et
signal
indiquant
46.
44
alors
Le
circuit
et
principe
d'état
d'horloge"
sortie
la
la
5.
Figure
à quatre
désignés
circuit
ET
est
permet
binaire
T2
duquel
phase
sont
cette
en
chronologiques
d'horloge"
signal
à
du
signal
T2
des
la
quartz,
41
anneau
de
appliqué
(phase
entrée
seconde
obtenu
la
en
de
est
qui
vraie
circuit
à
40,
sortie
signaux
45.
complément
l'aide
la
sur
changer
aux entrées
de
sera
détails
Les
faire
2 du
à un
centre
à
la
5 utilise
pour
signal
"phase
appliquée
le
son
d'horloge
processus
cristal de
41
anneau
La
est
à la
signal
détaillée
4.
un
par
signaux
employé
derniers
44,
à
3 pendant
représentés
compteur
Les
OU d e s
42
Ce
oscillateur
un
ces
bascule
même
chronologique
sont
42.
"phase
complément
des
2 présente
mémoire
plus
façon
commandé
est
de
la
suivant.
élément
compteur
binaire
désignée
dans
l'horloge
exemple.
T1
2 du
complémen-
écrit
ou
processeur
par
progresser
étages,
1 lit
phase
commande
4 comprend
multivibrateur
et
de
d'horloge
temps.
chronologie
L'horloge
la
d'horloge
logique
et
Le
données
ultérieurement
diagrammes
3.
pendant
écrit
ou
signal
processeur
mémoire
la
adresse
une
le
phases,
dans
d'un
phase
d'état
à
premier
la
une
sortie
proces-
et
du
(1)
seur
second
le
que
données
("2
Lorsqu'un
bascule
L/E
présenter
son
doit
ou
Une
en
adresse
la
des
des
2.
pour
accéder
Figure
2.
Quatre
circuits
ET,
signaux
où
précis
1 du
et
la
sortie
où
le
processeur
mémoire
("1
vraie
ACCES
l'horloge,
la
la
46,
bascule
(2)
Les
MEM.").
où
les
de
lecture
servées
lues
ou
ces
d'exécuter
associés
derniers.
diverses
la
52
et
2 peuvent
écrites
dans
aux
et
dans
reçoit
et
indique
50
où
la
second
à des
procéder
processeurs
et
3
("2
opérations
5).
con-
6 et
7 res-
contenus
2 sont
capables
peuvent
ACCES
instants
2 et
1 et
de
processeur
sont
(SDR)
de
sortie
Figure
mémoire
1 et
Les processeurs
les
la
2 de
mémoire
déterminent
la
de
phase
le
la
OU 4 7
utilisé
l'autre
(voir
entrées
porte
et
de
et
l'instant
est
la
les
dernière
désirée
les registres
instructions
la
cette
de
OU 47
sont
mémoire
comme
entrées
données
dans
fonctions
déterminer
à la
ET
OU
signaux
sortie
46,
désirée
51
de
de
à l'adresse
ET
d'écriture
provisoirement
pectivement
dans
1
49
l'instant
à l'adresse
circuits
ou
ET
porte
circuits
Ces
d'accès
comme
la
T4.
le
comme
les
la
à la
comme l'indique
circuit
Le
indique
processeurs
données
de
deux
d'écriture
accéder
reçoit
sortie
accéder
peut
Les
mais
les
T3,
de
spécifiques
d'obtenir
et
fins
aux
processeurs,
5,
bascule
MEM.").
et
les
d'horloge,
1 peut
D").
d'accès
circuit
de la
L/E
premier
employée
opérations
Le
la
processeur
permettent
ou
de
complément
le
mémoire,
à 52,
de
que
est
T2
Tl,
lecture
signal
analogue,
façon
49
lieu.
phase
des
et
Figure
à la
les
opérations de
la
écrire
ou
doit
respectivement
utilisés
avoir
ADR")
processeur
("1
par
la
Sur
OU d e s
doivent
("1
second
données
effectuées
sont
logiques
les
ADR")
opérations
permettent
instants
lire
sortie
le
supplémentaire
Figure
47
et
à la
que
("2
écrire
qui
montre
48
indique
séquence
mémoire
obtenu
est
chronologie
mise
doit
(2)
adresse
son
D") .
cela
46,
présenter
processeur
signal
lire
doit
système
contenir
un
nombre
de
figure
mais
mise
de
en
des
La
la
huit
registres
méthode
une
montrant
du
cycles
en
ce
et
qui
se
passe
conjonction
1.
cesseur
les
description
Lorsqu'un
ressource
l'adresse
du
"multiplet
d'index
de
vertu
le
contenu
de
13
registre
partie
de
codage
des
ou
si
un
code
est
la
mémoire
la
en
du
processeur
de
l'instruction
identifiés
Si
la
des
utilisée
de
d'abord
charger
dans
ici
est
façon
désirée
est
disponible,
adressée
par
le
de
L'adresse
le
cette
n'est
de
pas
disponible
l'utiliser,
13
registre
la
ressource.
Le
et
de
de
deux
positionnement,
la
contient
d'utiliser
l'exécution
du
lors
programme
particulier
test
le
adoptée,
processeur
un
qui
fonctionnement
des
qui
multiplets
sont
suit:
"test
et
code
d'identification
et
être
au
2:
convention
chacun
ressource"
de
le
par
multiplet
entier
de
utiliser
train
en
opération
nombre
verrouillage
affecté
de
à
afférent
pro-
ressource
code
un
donné.
le
par
1:
différente
à un
détaillée
doit
"0".
multiplet
valeur
associé
mieux
mémoire
est
1 nécessite
comme
de
convention
établie
adressée
train
il
valeur
processeur
mémoire
l'un
de
ressource
de
est
d'identification
alors
la
instructions.
autre
que
3 afin
désire
demande
Une
position
contient
de
position
la
de
si
laquelle,
repré-
4 doit
plus
façon
commune,
13.
(XR)
22
phase
2 et
1,
représentés
temps
ou
Figure
processeur
une
en
La
été
ci-après.
de
exclusive
registre
des
la
fins
processeur
chaque
Figures
3 représente
Figure
pendant
de
aux
n'être
un
positionnement
d'horloge.
avec
la
comprendre
La
test
signal
dans
les
sur
(WR)
ensemble
diagramme
un
de
travail
un
spécifique
4 représente
ont
exemple,
par
comporte
que
d'interruption
Figure
de
registre
3 peut,
Figure
invention
présente
Le
représenté
nécessaires
registres
la
détaillée.
sur
niveau
les
de
oeuvre
façon
senté
seuls
à celui
supérieur
registres
de
"0".
Ce
quelconque
déterminé
lors
code
de
du
1 à
positionnement".
de
processeur,
peut
255.
codage
être
Il
de
à une
constitué
par
défini
par
est
l'instruction.
Le
d'accès
technique
d'accès
cycle
la
mémoire
à la
de
Par
l'intermédiaire
opération)
mémoire
sont
6.
Dans
la
phase
contenu
de
ce
le
le
départ
de
la
11
être
doit
de
du
données
du
suivante
de
10
registre
12
(INCR)
et,
le
d'horloge,
signal
au
à l'adresse
contient
qui
données
les
mémoire
transféré,
contenu
son
et
utilisé.
mémoires,
de
position
transmise
est
d'incrémentation
est
la
d'adresses
contenu
registre
à une
rapport
exemple
registre
cycle
1,
signal
position
premier
passer
mémoire
la
phase
M initialement
bus
qui
le
temps,
registre
dernier
du
la
au
du
registre
données
à
dans
2 du
le
registre
de
la
identifiant
code
processeur.
2 du
Pendant
la
phase
contenu
du
registre
est
de
bus
même
le
ainsi
de
position
le
10
cycle
par
(par
opération
trouvant
se
à un
transféré
faisant
du
chargées
pendant
10
code
au
de
quelconque
l'intermédiaire
par
pendant
position
dans
en
11
tension,
présente
obtenu
est
1 d'un
phase
le
registre
(SAR)
dans
commander
du
N multiplets
sous
mise
résultat
Ce
une
de
3 pour
lu
d'adresse
registre
Figure
la
la
de
d'accéder
accédée,
est
est
du
comme
est
opération
contenu
arbitraire
mémoire
(Code
le
départ
L'adresse
permet
la
décalée
est
qui
lors
zéro).
de
de
centre
au
L'adresse
d'horloge.
position
contenu
mémoire
de
code
du
initialement
exemple,
le
lequel
la
lequel
est utilisé
employée
processeur.
d'adresse
registre
fixée
du
pendant
d'horloge
être
10
(IAR)
fonctionnement
mémoire
doit
fonction
en
transférant
signal
pendant
d'instruction
par
du
cycle
premier
transféré
de
le
par
alors
contient
lage ou
à-l'instruction
20
est
du
phase
de
transféré
au
registre
montre
la
Figure
3.
Le
permet
d'obtenir
le
code
culier
qui
résultat
demande
est
registre
(DI/DO)
20
de
obtenu
en
et
la
le
du
cycle
identifiant
transférant
de
le
21,
Ce
verrouilPendant
registre
comme
le
d'horloge
parti-
processeur
ressource
3.
au
du
signal
le
données
Figure
contenu
1
Figure
positionnement.
d'instruction
une
la
relatif
opération
cycle,
second
à utiliser
6 de
mémoire
au
test
second
de
le
d'horloge,
signal
données
code
le
dernier
première
de
sortantes
entrantes/données
la
données
bus
du
cycle
premier
donnée.
contenu
du
Ce
registre
10
au
du
code
contenu
second
du
10
est
registre
12
afin
de
le
cycle,
10,
truction
d'une
unité.
de
Pendant
données
processeur
1
tifiant
processeur,
Toujours
codes
24
C sur
Z et
remis
sont
la
contenus
dans
l'unité
de
"0",
Si
logique.
deux
le
entrées
raison
non.
Ce
Le
si
elle
effectué
table
afin
de
peut
être
et
logique
le
l'intermédiaire
de
ainsi
de
toutes
les
condition
sa
ou
qu'on
l'a
du
les
que
d'une
est
compadans
une
disponible
est
si
disponible
autre
un
ou
pro-
l'utiliser.
d'obtenir
permet
test
à la
Il
l'invention.
précédemment
multiplet
de
être
souhai-
est
soit
un
ressource
donc
peut
communes
de
parti
composées
positionnement
disponibilité.
ressources
l'adresse
et
le
sorties
indique
afférent
un
la
opération
ressource
de
de
Si
les
utilisé
C est
ressource
24.
sont
fins
d'horloge
et
23
cela
test
train
désignés
cadre
certaine
aux
la
le
que
disponible
accéder,
meilleur
obtenu,
de
si
signal
déterminer
le
données
respectivement
demandée
"1"
en
de
23
ou
dans
(ALU)
code
Le
pas
du
nombre
de
codes
registre
"1",
l'ALU
à
n'est
désire
tirer
à
mis
à
mis
commande
on
iden-
cycle,
du
d'une
résultat
ressource
cycle
pour
que
indique
actuellement
de
à-laquelle
la
contenu
au
seulement,
sont
31
et
cela
valeur.
C est
troisième
multiplet
30
verrouillage
si
code
est
cesseur
codes
C est
même
de
indiquer
"0"
deux
le
code
la
ont
pour
à
Ces
appliquées
instruction
et
autorisés
"1",
étant
de
condition
sont
arithmétique
cela
second
l'ins-
code
registre
registre
codes
parties
à
mis
Z est
de
les
2 du
le
ce
au
le
2,
associé
maintenant
phase
d'un
phase
7)
au
2 de
phase
l'adresse
de
(ou
3,
Figure
invention.
6
corres-
transféré
est
même
cette
d'incré-
valeur
la
le
zéro.
deux
présente
code
cette
à
que
12
transféré
est
temps,
même
registre
valeur
contient
qui
le
Pendant
mémoire
de
provenant
à noter
est
2),
pendant
condition
(CC)
Il
(ou
la
l'adresse
à la
registre
ainsi
augmentant
registre
le
du
au
passer
suivante).
contenu
mémoire
(Dans
transféré
le faire
l'instruction
à la
présenter
processeur.
registre
20.
de
ce
à
pondant
afin
identifiant
mentation
du
11
registre
important
Ce
résultat
indiqué,
commande
par
de
qui
ressource
l'exécution
avant
la
Pendant
le
du
l'on
accède
dans
la
20
de
de
données
Le
quatrième
déterminer
est
du
ci-dessus.
registre
phase
2 de
24:
si
registre
la
valeur
dudit
multiplet
ressource
n'est
pas
L'indisponibilité
fait
que
à
est
Si
la
valeur
code
le
est
source
Z est
à. la
de
et
en
écrivant
code
valeur
actuellement
dans
ALU
à la
selon
de
pendant
le
un
le
et
valeur
test
est
Z contenu
code
cela
dans
signifie
de
est
partie
23
l'explication
cycle,
Le
le
d'identification
cela
1,
"0"
et
31
du
que
la
que
alors
prenant
indiquée
par
signifie
le
et
disponible,
positionnement
ressource.
l'unité
ressource
la
dis-
Ainsi,
l'instruction
dans
pour
d'horloge,
"0",
20.
registre
par
le
24
registre
"0".
à- l'utiliser
ladite
la
C contenu
demandé
test
de
le
registre
commande
différente
disponible,
fin.
code
était
étant
ressource
zéros.
est
le
le
mis
de
22
utilisé
de
du
valeur
valeur
cette
le
ce
registre
actuellement
est
multiplet
la
dans
est
à
24
du
et
ressource
cycle,
dans
signal
dudit
déterminer
pour
de
présenté
de
travail
adoptée, la
du
cycle
le
la
de
est
composé
11
d'identification
multiplet
dans
Pendant
le
le
est
à celle
contenu
chargé
ici
20
correspondant
le
contenu
donnée
registre
Z contenu
effectué
si
quatrième
comme
registre
commande
d'horloge
convention
entièrement
1 du
contenu
sera
le
troisième
ce
ressource
signal
disponible
code
2 de
ressource
la
est
phase
code
une
13
d'horloge
de
registre
au
signal
dans
temps,
le
phase
du
présentée
du
cycle
chargé
même
de
d'accès
multiplet
exemple,
cycle
Selon
ressource
la
la
par
si
du
alors
commande
6,
est
transféré
pendant
que,
désirée
13
est
(qui
d'index
registre
positionnement.
troisième
Dans le
est
processeur)
ponible.
du
et
registre
mémoire.
multiplet
commande
à l'adresse
données
donné
la
le
dans
chargée
test
phase 1
contenu
de
de
de
instruction
une
être
peut
l'intermédiaire
peut
la
res-
de
son
instruction
chercher
à accéder
peut
parvenir
à ce
de
particulier
commande
qui
de
a été
a
qui
processeur
alors:
processeur
multiplet
que
résultat
ressource
obtenue
à
son
pendant
la
2 du
phase
le
pendant
la
afin
mentaires
du
fins
Un t e s t
a été
d'éviter
d'autres
si
la
ultérieurement,
demande
d'accès
à
acceptée.
les
fourni
signal
effectué
sera
déterminer
pour
désirée
ressource
aux
8,
cycle
Cependant,
5.
cycle
des
conflits,
4 sont
l'horloge
par
ainsi
opérations,
cycles
est
qu'il
supplé-
nécessaires
ci-
indiqué
après.
Pendant
la
1 du
phase
cycle
dont
spécifique
processeur
dans
le
registre
22
tenu
du
registre
d'index
de
multiplet
11.
gistre
Pendant
20
registre
Figure
est
le
contenu
du
la
mémoire
à accès
Pendant
le
fictif
de
fixe,
à
demande
pourra
registre
24.
à une
de
même
la
de
cas
ressource
commune
ou
le
fins
de
l'exécution
B est
nombre de
supérieur
toujours
nécessaire
dans le
indication
correcte
garantie
mode
de
pour
tous
cas
de
les
chevauchement,
l'exécution
nécessaire
de
afin
autre
leur
par
et
pendant
ou
d'une
la
temps,
dans
la
du
un
pourra
signal
moins
processeurs
soit
A.
des
certitude
à
demander
actuel
sa
du
B d'accès
A. et
L'intervalle
d'horloge
à celui
Ainsi,
requis
désignée
qui
est
une
est
ressources
l'instant
que
durée
également
fonctionnant
d'accès.
cycle
de
postérieure
égal
le
par
un
retard
contenu
séquence
que
ou
lequel
séquence
au
effecutée
processeurs.
l'affectation
la
du
écrit
d'instructions
deux
instruction
d'avoir
le
avec
cycles
de
ménager
processeur
séquences
quel
re-
6 de
même
d'attente
cycle
pour
comparée
temps
aux
un
prévu
deux
n'est
opération
fait
un
du
3.
ressource
être
le
également
ce
au
données
est
de
accéder
de
de
et
con-
contenu
Dans
aucune
lequel
le
5,
cycle
données
Le
transféré
1).
6,
est
20.
l'emplacement
est
registre
le
contenu
registre
processeur
sélectif
lecture
le
au
cycle
pendant
Prenons
au
registre
1,
processeur
2 du
phase
est
qui
précise
ressource,
transféré
(afférent
1,
au
qui
identifiant
et
s'agit
13,
de
la
il
code
transféré
est
commande
le
5,
dans
où
le
commence
Le
cycle
6 est
la
durée
totale
de
de
la
séquence
séquence
A.
La
l'exécution
de
la
de
multiplet
termine
commande
de
ressource
du
5.
code
seur
pendant
le
ture
du
identification
5 et
prend
code
commande
fin
de
différents
d'un
le
par
de
le
d'exemple
la
cycle
de
7.
cycle
une
description,
l'invention.
de
4,
Figure
des
par
dans
Pendant
truction.
Pendant
à cet
le
pour
être
sur
Cette
les
laquelle
entourés
chiffres
mémoire
la
2,
le
de
transféré
incrémentant
Pendant
le
cycle
dans
le
extraire
de
transmise
est
l'emplacement
de
d'identification
même
cycle,
dans
le
cycle
la
registre
l'emplacement
à
le
registre
3 permet
de
l'emplacement
ainsi
valeur
d'adresse
code
se
chargé
sortantes,
au
fait
registre
passer
de
mémoire
incrémentée
suivante.
processeur.
et
qui
A cette
contient
ce
la
du
fin,
le
phase
code
se
qui
est
accèdera
l'on
Pendant
constituant
données
et
d'identification
dernière
d'obtenir
et
d'instructions
mémoire
à la
on
l'ins-
valeur.
sa
mémoire
multiplet
cycle,
code
à un
qui
mémoire
suivant
cycle
même
ce
le
cette
du
la
le
l'instruction
pour
dans
lu
1
obtient
on
opération
pendant
Pendant
2,
code
du
contient
qui
cycle
ou
1,
cyle
entrantes/données
en
valeur
est
au
donné
données
suivant
utilisée
1 du
phase
de
d'instructions.
trouve
la
emplacement
de
d'instruction
type
phase
commence
d'instructions
registre
l'emplacement
registre
l'adresse
le
donné.
de
dans
positionnement
à un
l'adresse
trouve
et
afférent
processeur
Le
l'écri-
par
du m u l t i p l e t
contenu
se
proces-
du
représentés
test
chargement
opération
à
du
pendant
le
par
3 et
cycle
B commence
du
cercle.
L'instruction
de
le
lecture
processeur
fonctionnement
sont
cycles
du
lecture
illustrée
la
par
pendant
séquence
à titre
du
est
description
La
à celle
égale
d'identification
pendant
ci-après
cycle,
par
la
avec
ressource
On t r o u v e r a
cycle
cycle
moins
au
A commence
séquence
l'écriture
par
B sera
est
processeur
ladite
ensuite
code
2 de
ce
chargé
entrantes/données
sortantes.
l'adresse
mémoire,
dans
la
du
de
multiplet
simplicité,
de
ce
commande
on
du
dans
suppose
En
processeur.
tionnement
de
de
positionnement,
test
et
nombre
total
de
de
Pendant
la
de
sans
d'écriture
de
la
demment
transmis
la
de
tion
2 le
du
celle
est
différente
la
différente
férant
la
valeur
processeur.
permet
férents
Si
la
"0",
on
de
au
de
l'em-
de
commande
cycle,
ce
de
registre
de
données
le
bit
est
et
"0",
le
valeur
du
est
la
mis
Z est
fonc-
est
qui
si
et
test
précé-
(ALU),
valeur
"1",
logique
à un
multiplet
dernière
cette
"0",
ce
logique
une
ou
ressource
4,
cycle
et
Si
de
lecture
procède
on
commande
1 du
de
l'adresse
opération
à
la
de
résoudre
processeurs
"0"
qu'on
le
le
conflit
qui
désirée
dudit
verra
qui
désirent
est
d'une
suivant
cycle
utilisée
loin,
peut
accéder
disponible,
en
par
d'ins-
à une
la
étape
entre
même
charge,
que
autre
un
cette
exister
on
trans-
suivante.
indique
multiplet
plus
nouvelle
d'adresse
registre
à l'instruction
actuellement
est
Ainsi
du
4 est
cycle
l'exécution
le
pendant
contenu
le
pendant
à accéder
différente
ressource
testée
commencera
le
manière
désirée
ressource
caractère
processeur.
Z prend
multiplet
mémoire
de
tructions
Une
du
de
à
de
valeur
d'instructions
séquence
le
séquence
"0".
logique
valeur
la
le
dans la
même
ce
Toutefois,
multiplet.
multiplet
Si
du
phase
à
l'instruction
multiplet
mémoire
aucune
mis
valeur
la
bit
le
2 de
phase
de
Z est
bit
contient
la
la
posi-
qu'augmenter
obtient
on
arithmétique
phase
fait
registre
le
que
de
partie
ne
3,
cycle
multiplet
Pendant
sorte
en
le
dans
chargée
elle-même.
mémoire.
à l'unité
pendant
été
fasse
sortantes
la
du
lu.
l'adresse
affecter
nécessite
dans
valeur
que
autant
transféré
4 ne
cycle
exemple
présent
pour
1 du
entrantes/données
Le
le
d'horloge
Pendant
est
multiplet
de
signal
mémoire qui
ressource.
but
on
l'instruction
de
un
du
cycles
phase
placement
Dans
faisant
adresse
cette
d'instructions,
original
ressource.
a précédemment
multiplet
d'index
de
difressource.
pendant
le
obtenu
le
5,
cycle
le
pendant
le
qu'occupe
1 du
phase
la
mémoire
de
le
Dans
durée
lequel
au
de
d'avoir
d'une
à
Le
un
essentiel de
test
et
Cette
qui
le
que
due
est
conflit
désirent
utiliser
à une
fait
existe
second
cycle
déjà
en
2,
En
produit.
pareil
la
déterminer
raison
la
Cela
processeur.
de
séquence
processeur
multiplet
cesseurs
été
a
lieu
applicable
d'avoir
se
du
par
à
la
produire
séquence
une
le
étant
de
multiplet
second
permettrait
accès
disposition
à une
en
même
de
phase
est
processeur
conflit
un
une
compa-
qu'il
peut
dernière
cette
de
l'autre
donné
par
cas
ressource,
seconde
la
que
le
de
d'écriture
processeur.
se
peut
processeurs
commande
pareil
Par
la
pendant
obtenir
que
simul-
l'exécution
erronée
alors
désirée,
avant
effectuée
Z et
conclusion
peut
lecture
deux
processeurs
respectives.
premier
des
bit
son
mise
de
de
exécutent
instruction,
chacun
à la
ressource
aeeffectivement
le
cette
de
valeur
constitue
deux
positionnement
laquelle
cas,
aboutissant
utiliser
général
et
train d'exécuter
égale
nécessaire
commence
processeur
pendant
est
l'instruction
ressource
si
2 du
l'exécution
première
les
lorsque
même
une
test
pendant
afférente
établi
est
qu'il
exemple,
de
la
effectuée,
d'une
séquences d'instructions
instruction
cycle,
de
ainsi
du
prolonger
ressource
leurs
son
Ce
durée
tanément
le
l'adresse
décrite.
au
qui
de
n'est
d'exécution
ici
à
d'écriture
ou
pro-
mémoire.
6 permet
la
du
multiplet
la
l'originalité de
positionnement
résoudre
dans
rapport chronologique
exigence
le
la
est
multiplet
transféré
ressource
d'accès
durée
la
séquence.
aspect
est
Pendant
d'index
5,
cycle
lecture
certitude
séquence
supérieure
registre
cycle
de
de m é m o i r e
dernier
instruction.
de
commande
la
deuxième
d'une
le
opération
multiplet
permet
ou
l'exécution
aucune
le
ressource
exemple,
p r o c e s s e u r
ressource.
ce
processeur
commande de
de
de
2 du
la phase
présent
de
depuis
de
l'emplacement
commande
l'adresse
5,
d'identification de
multiplet
de
multiplet
Pendant
cesseur.
2 dans
cycle
cycle
à
transmise
d'identification
multiplet
premier
ce
L'algorithme
aux
ce
deux
qui
pro-
est
absolument
inadmissible.
Pendant
cycle
trouve
lu
7,
le
contenu
le multiplet
de
commande
le
du
contenu
de
ce
registre
d'index
de
commande
multiplet
d'adresse
le
dans
Pendant
mémoire
de
3.
mémoire
Pendant
mémoire.
depuis, la
Le
11
de
la
1 du
contient
le
code
registre
de
données
à l'unité
effectuée
la
phase
est
une
cette
la
est
dernier
test
et
24.
registre
le
obtenu,
après
du
processeur
utilisation
du
multiplet
Le
procédé
conflits
peut
être
de
ladite
présent
indiquer
pour
de
la
à
mis
est
Ce
autre
processeur
désirée
par
demande.
sa
déterminée
est
à
suite
l'instruction
dans
la
ressource
accès
ressource,
à
la
31
partie
du
a été
désirée
cet
de
mémoire,
la
dans
de
instruction
d'une
ou
présent
de
disponible.
pas
demandée
a demandé
qui
"1"
ressource
réside
est
condition
qu'un
de
code
résultat
condition
n'est
de
procèdera,
à
remise
"0"
de commande.
décrit
et
à-la
l'accès
Si
qui
condition
code
fait
qui
et
positionnement
tenu
compte
à la
le
le
que
résultat
code
22
commande
le
à
mis
opération
conditionnel
branchement
chargé
et
de
Si
code
le
fois
ressource
d'une
l'intermédiaire
par
Si
fortuite
la
la
comparaison
8.
est
le
chaque
à accéder
de
disponibilité
à
travail
même
une
le
ressource
coïncidence
d'une
et
cycle
24
de
processeur
de
égalité,
la
registre
alors
multiplet
23
1 du
inégalité,
produira
autorisé
été
suite
La
se
cas
de
disponible.
que
l'adresse
accède
est
registre
le
ALU
registre
une
indiquer
pour
aura
du
est
ressource
comparaison
"0"
31
partie
la
que
pendant
comparaison
dans
le
7,
transféré,
d'identification,
l'on
le
20.
contient
est
le
nouveau
7,
trouve
dans
dernière
cette
de
cycle
se
fait,
ce
d'identification
dernier
Ce
ressource.
lequel
chargé
de
cycle
20
1 du
se
lequel
est
ressource
phase
est
données
registre
la
dans
registre
de
dans
et,
de
contenu
phase
du
de
ci-dessus,
commander
appliqué
à des
qui
l'accès
systèmes
permet
à une
de
les
résoudre
ressource
comportant
plus
commune,
de
deux
En p a r t i c u l i e r ,
processeurs.
directe
application
n est
nombre
un
des
reçoivent
phases
aucune
signaux
de
paire
Des
analogues)
conectés
transférer
les
de
Si
cycles
le
le
processeurs,
mais
fois
une
cycles
qu'un
restant
cesseur
leur
reçu
avant
second
cycle
des
pair de
signaux
cycle
ait
d'horloge
de
différentes
de
la
à
de
impair
même
processeurs,
il
leurs
été
ont
d'horloge
nécessaire
est
le
pron'aient
processeurs
ou
reçu
réalisées
prévu pour
autres
ou
moyens
aux
nombre
un
soit
les
d'un
être
processeurs,
que
cycle
processeurs
(ou
à
cycles
processeur
plus
s'applique
distinct
d'horloge
cycle
un
aucun
aisément
nombre
de
paires
recevant
nécessaires
de
des
par
séquentiel afin
procédé
des
processeurs
logiques
comporte
que
de
autres
peuvent
d'un
à des
appliqués
des
cas
paires
recevant
d'horloge
présent
des
et
compteur
système
processeurs
autres
ne
le
que dans
façon
à un
de
paire
portes
processeurs,
fin.
cette
des
chacun
que
d'horloge.
cycle
paires
chaque
une
nombre
constitués
d'horloge
processeurs
avant
que
trouve
procédé
le
que
et
pair
indépendamment
d'horloge
un
entier
présent
fois
chaque
complémentaires,
d'horloge
le
d'horloge
cycles
ultérieurs.
les
Dans
tionnement
limiterait,
susceptibles
du
tenu
définir
fait
au
différents
Les
et
préparation
pour
du
de
les
processeurs
le
système
instructions
de
ce
type
exigent
ce
qui
d'un
codes
256
octet,
distincts
lecture
diverses
type
ces
pour
255, compte
permet
des
de
identifier
les
3 et
pour
4,
il
les
que
ainsi
des
différents
registres
positions
l'art.
commandent
d'écriture
instructions
de
qui
et
ne
Compte
la
n'y
depuis
ou
de
particulier
à remplir
Figures
machine
langage
déchargement
l'homme
conditions
selon
le
des
fonction
culté
de
nombre
posi-
dans
opérations-de
à destination
sont
et
à
composés
maximum
le
pratique,
test
processeurs.
chargement
des
les
que
instructions en
diverses
en
d'être employés
distincts
codes
l'instruction de
cités,
exemples
processeur
présentera
tenu,
mise
a pas
en
en
celles-ci
utilisé.
aucune
La
diffi-
particulier,
oeuvre
lieu
le
de
de
l'invention,
fournir
ici
une
codes,
l'homme
de
l'art
nécessaires
pour
désirés des
divers
Néanmoins,
la
on
pendant
provoquer
des
cycle
la
chargement
représentés
registres
indications
chaque
le
sous
aisément
pouvant
a représenté
compréhension
quelques
d'instructions
détaillée
liste
sur
la
instructions
Figure
aux
du
d'horloge.
signal
écrire
et
sur
4,
spécifiques
relatives
de
forme
opérations
le
les
microséquences
déchargement
ces
pour
figures.
faciliter
nécessaires,
qui
ont
lieu
1.-
de
Procédé
un
commande
donné
processeur
exister
ressources
ce
des
seconde
de
que
ladite
une
troisième
à un
code
cycles
de
ladite
signal
der
à ladite
une
cinquième
signal
suite audit
numérique
contenu
de
la
du
indique
exclusive
utiliser
au
ladite
dernière
cette
fin
pris
audit
été
a été
l'un
que
sans
des
qu'aucune
d'accé-
processeur
effectuée,
pendant
le
processeur
à comparer
affecté
de
correspondant
à attendre
audit
d'attente,
contenu
étape,
ait
n'ait
appliqué
registre
associé
contenu
le
valeur
façon
consistant,
exclusivement
dudit
à établir
à permettre
étape
cycle
s'il
consistant
ressource
d'horloge
déterminer
seconde
d'horloge
destinée
opération
le
désire
qui
lors
du
de
définissant
à examiner
de
affecté
disponibilité
étape
commande
bits
à une
la
quatrième
bits
disponible,
si
ressource
établie
de
est
particulier
proces-
suivantes:
aux
de
à
et
ressource,
commande
numérique
processeur
une
de
registre
auxdits
à accéder
consistant
étape
caractérisé
étapes
registre
afin
ressource
des
synchronisées
des
consistant
commande
étant
appliquées
lesdits
ladite
étape
de
registre
un
conflits
l'utilisation
procédé
sont
N
d'horloge
des
lequel
d'horloge
demandée,
ressource
dudit
ledit
dans
signaux
à
ressource
comportant
concerne
consistant
contenus
disponibilité
une
qui
l'exécution
étape
première
commande
de
des
dans
et
impulsions
fins
aux
à la
ce
d'une
système
par
complémentaires
seurs
une
en
communes,
que
phases
dans un
complémentaires
peuvent
en
l'affectation
synchronisés
processeurs
à phases
de
au
commande,
cycle
qui
ledit
processeur
du
fait
code
avec
le
une
sixième
ladite
effectuée
une
indique
une
source
la
tâche
ensuite
le
contenu
ce
mettre
l'accès
que
que
jusqu'à
une
fois
une
valeur
indiquant
Procédé
selon
qu'une
est
un
cycle
suivant
avant
Procédé
ce
cycle
le
que
N de
phases
complémentaires
ne
que
toute
Procédé
caractérisé
cycles
en
de
d'horloge
soit
ce
le
du
le
à la
ce
en
dernier
ce
d'horloge
cycle
aient
au
reçu
des
ait
d'horloge
par
de
sont
un
cycle
cycles
dernier
ce
2,
et
impair
signaux
avant
d'horloge.
1 ou
appliqués
jusqu'à
processeurs
suivant
nombre
les
à
séquentiellement
paire
reçu
un
au
système.
signaux
en
les
et
pair,
revendications
processeurs
les
est
d'horloge
N est
appliqué
caractérisé
2,
appliqués
aucune
système
que
1 ou
les
cycle
définis
d'appliquer
procesweurs
à
à définir
façon
processeurs
sont
complémentaires
paires
ayant
l'une
d'horloge
à phases
par
du
paire
selon
commande
est
processeur,
par
processeurs,
recevoir
pouvant
de
complémentaires
de
processeurs
définis
d'horloge
de
ledit
revendication
nombre
paires
à
d'horloge.
la
selon
à phases
autres
cycles
par
4.-
un
et
caractérisé
1,
à utiliser
les
que
obtenu,
exécutée,
ressource
processeur
pour
autorisé
pas
res-
processeurs.
à chaque
n'étant
a été
registre
ladite
d'horloge
d'horloge
ladite
été
ait
dudit
revendication
impulsion
appliquée
moins
3.-
la
à celle-ci
désirée
que
disposition, d'autres
2.-
la
étape
cinquième
à utiliser
consistant
étape
si
celle-ci
à
et
égalité,
septième
de
ladite
pendant
l'accès
permettre
l'utilisation
et
ressource
comparaison
à
consistant
étape
d'horloge
séquentiellement
qu'un
seul
processeur
d'horloge
les
suivants
cycle
restant
aux