EN 210 : Conception d`un processeur avec jeu d`instructions

EN 210 : Conception d’un processeur avec jeu
d’instructions élémentaires
Contexte et projet
D. Dallet, C. Leroux & C. Jego
[email protected]
D. Dallet, C. Leroux & C. Jego (Bordeaux INP) EN210 - Conception processeur 1 / 36
Solution d’intégration en électronique numérique
Flexibilité
Machine
programmable
DSP µC
Processeur
généraux
Processeur
multimédias
VLIW RISC
Circuit
reconfigurable
CPLD PLA
ASIP
(Application Specific Instruction set
Processor)
DSP µC
ASIC
Application Specific Integrated Circuits
Gate
array
Sea of
gates
Custom Semi-
Custom
Full
Custom
Standard
cell
FPGA
Circuits
sur
mesure
Circuits pré-
caractérisés
Circuits
prédiffusés
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Plan
1Architecture de base d’un processeur universel
Unité opérative
Unité de contrôle
Mémoire
2Considérations architecturales
Principe du pipeline
Principe du parallélisme
architecture CISC /architecture RISC
3Introduction au module EN216
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Caractéristiques d’un processeur universel
GPP : General Purpose Processor
Format de données
32 ou 64 bits
Adapté aux langages évolués
Bonnes performances en calcul
numérique
Instructions spécifiques
(MMX, SSE, ...)
Évolution multicoeurs
Nombreuses fonctionnalités
Augmentation de la
consommation de puissance
Gestion matérielle de la
mémoire virtuelle
Nécessaire pour les OS
avancés
Fonctionnalités dynamiques qui
compliquent l’aspect temps réel
Cache de données
Intel pentium
Motorola Power PC
Digital Alpha Chip
Sun SPARC
PXA250 (RISC)
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Architecture de base
Processeur : Unité opérative + Unité de contrôle
Unité opérative à
usage universel
Unité de contrôle
configurant les
opérations de l’unité
opérative
Mémoire globale
contenant le
programme
(séquencement des
opérations) et les
données
Unité de contrôle
Processeur
Contrôleur
PC IR
Unité opérative
UAL
Registres
Mémoire
E/S
commande
état
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Plan
1Architecture de base d’un processeur universel
Unité opérative
Unité de contrôle
Mémoire
2Considérations architecturales
Principe du pipeline
Principe du parallélisme
architecture CISC /architecture RISC
3Introduction au module EN216
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Organisation de l’unité opérative
3 phases clés
LOAD : charger le
registre avec la valeur
qui se trouve en
mémoire
Processeur
Unité opérative
Registres
Unité de contrôle
Contrôleur
PC IR
UAL
Mémoire
E/S
commande
état
10 11
+1
10
...
...
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Organisation de l’unité opérative
3 phases clés
EXECUTE : passer le
contenu de certains
registres à travers
l’UAL, puis stocker le
résultat dans un
registre
Processeur
Unité opérative
Registres
Unité de contrôle
Contrôleur
PC IR
UAL
Mémoire
E/S
commande
état
10 11
+1
10
...
...
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Organisation de l’unité opérative
3 phases clés
STORE : stocker la
valeur du registre
(résultat) dans un
emplacement mémoire
Processeur
Unité opérative
Registres
Unité de contrôle
Contrôleur
PC IR
UAL
Mémoire
E/S
commande
état
10 11
+1
10
...
...
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Plan
1Architecture de base d’un processeur universel
Unité opérative
Unité de contrôle
Mémoire
2Considérations architecturales
Principe du pipeline
Principe du parallélisme
architecture CISC /architecture RISC
3Introduction au module EN216
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