Projet, ELE6306 - Polytechnique Montréal
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ELE6306 : Test de systèmes électroniques Techniques de test à vitesse nominale (at-speed) avec équipement de test opérant à vitesse inférieure Tommy Désilets; Éric Lebel Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal Plan Problématique Fautes de délai Techniques de test « at-speed » Multiplexage/Démultiplexage Sérialiseur/Désérialiseur BIST Délai contrôlable Basse tension Comparaisons Projet, ELE6306 - avril 17 1 - Conclusion École Polytechnique de Montréal Problématique Plusieurs problèmes dans les circuits intégrés peuvent seulement être détectés en testant à la vitesse nominale Diaphonie Bruit Fautes de délai Les testeurs sont souvent plus lents que le DUT Éliminer le testeur Circuiterie spéciale Projet, ELE6306 - avril 17 2 École Polytechnique de Montréal Faute de délai Faute de délai de porte (Gate delay fault) Une Faute porte est identifiée comme trop lente de chemin (path delay fault) Le délai d’un chemin spécifique excède une valeur limite donnée Projet, ELE6306 - avril 17 3 École Polytechnique de Montréal Test des fautes de délais Paires de vecteur V1 initialise V2 provoque une transition Temps entre l’application de V2 et la capture de la sortie < que Tnominale Test robuste: le test d’un chemin ne peut pas être invalidé par une faute dans un autre chemin ( problématique de l’ATPG) Projet, ELE6306 - avril 17 4 École Polytechnique de Montréal Multiplexage Compromis vitesse vs canaux Fréquence du testeur Marqueur de temps des testeurs (4, 5 ,6) Encodage Projet, ELE6306 - avril 17 Data 1 Data 2 Drive Data 3 Data 4 5 École Polytechnique de Montréal Registre A Démultiplexage Q1 Bit 1 D Q D Q4 Clock 1 ENB Circuiterie externe haute vitesse N’affecte pas les performances En ce moment 2.5 Gbs Registre A Q1 Bit 2 D Q D Dx Q4 Clock 2 ENB Registre A Q1 Bit 3 D Q D Q4 Clock 3 ENB Registre A Q1 Bit 4 D Q D Q4 Clock 4 ENB Projet, ELE6306 - avril 17 6 École Polytechnique de Montréal Interface de test avec sérialiseur-désérialiseur SERDES CLK÷N CLK Applicable DATA N aux circuits avec chaînes de scan Registre Parallèle Série Appliquer ou lire N bits en parallèle Le circuit sérialise et parallélise à vitesse nominale les vecteurs DUT CLK CLK÷N Divise Registre Série Parallèle Projet, ELE6306 - avril 17 DATA out par N la vitesse de testeur requise N 7 École Polytechnique de Montréal Interface de test avec sérialiseur-désérialiseur SERDES (suite) Exemple à CLK Horloge CLK (÷16) 16 bits Horloge générée à l’interne du DUT Source externe lente Source externe rapide PLL+ synth Équipement de test automatisé Entrée de synchronisation Projet, ELE6306 - avril 17 16 DUT I/O (÷16) 16 Horloge de synchronisation (÷16) 8 Référence de phase du testeur obtenue du DUT avec un diviseur de fréquence Entrée de synchronisation de phase disponible sur les ETA modernes École Polytechnique de Montréal Interface de test avec sérialiseur-désérialiseur SERDES (suite) CLK÷16 PLL+ synth Horloge de synchronisation ÷16 CLK CLK÷16 DATA in 16 CLK CLK Registre Parallèle Série CLK÷16 Registre Série Parallèle DATA in sériel DATA out 16 DATA out sériel CLK÷16 Scan enable 16 CLK Cœur du circuit à tester Registre Parallèle Série Ajout circuit Scan enable sériel Projet, ELE6306 - avril 17 Inconvénient: 9 de plots au École Polytechnique de Montréal Built-in self test (BIST) Test exhaustif n entrées 2n(2n – 1) paires Suffisant si 1 seul bit change n.2n Vecteurs prédéterminés NLFSR Complexe et imposant LFSR Projet, ELE6306 - avril 17 Privilégié Différent du test de collage 10 École Polytechnique de Montréal Built-in self test (BIST) CLK/(2n + 1) 2n + 1 CLK LFSR n 1000 ... 00 n n V = 0011 V1 = 0011 V2 = 1011 V3 = 0011 V4 = 0111 V5 = 0011 V6 = 0001 V7 = 0011 V8 = 0010 V9 = 0011 Cycles: (2n+1)(2n-1) Projet, ELE6306 - avril 17 11 École Polytechnique de Montréal Ajout au circuit d’éléments de délai contrôlables Contrôle Registre A Registre Q1 D Q D Q4 A Logique combinatoire Delai = tmax Delai variable D ENB Q1 D Q D Q4 ENB CLK Technique applicable aux circuits sans chaîne de scan Caractéristiques de l’élément de délai variable: Facilement contrôlable Avoir un délai minimal lorsque utilisé en mode normal Doit être de taille minimale Projet, ELE6306 - avril 17 12 École Polytechnique de Montréal Ajout d’éléments de délai contrôlable au circuit entrée Sortie Une CLK seule horloge 2 latches statiques sensibles au niveau 0 T Élément dynamique de mémoire sensible au niveau 1 tmax CLK normal D CLK test Requiert tmax Chronogramme d’opération où fréq CLKtest << fréq CLKnormal Projet, ELE6306 - avril 17 13 grande précision pour générer l’horloge École Polytechnique de Montréal Test à très basse tension Les circuits numériques gardent leur fonctionnalité à tension d’alimentation réduite mais sous condition Sortie d’une porte doit être assez élevée pour faire basculer la porte subséquente donc: Vdd > seuil de conduction des transistors de la porte 2Cl 1 Tm Vt 0,1VDD ln (VDD Vt ) 2 VDD Projet, ELE6306 - avril 17 14 20 19 19VDD 20Vt VDD Vt École Polytechnique de Montréal Test à très basse tension Ex: Chaîne d’inverseur TSMC 0,18um Vt(max) = 0.48V Vdd min ≈ 0.51V Vdd Sortie Entrée Vss Projet, ELE6306 - avril 17 15 École Polytechnique de Montréal Test à très basse tension Tension en fonction du temps pour une chaîne de trois inverseurs 2,5 2 Vout @ 1,8V Vout @ 0,5V Vin @ 0,5V Tension (V) 1,5 TSMC 0,18um Vt(max) = 0.48V Vdd min ≈ 0.51V 1 0,5 0 0 5 10 15 20 25 30 -0,5 Tem ps (ns) Projet, ELE6306 - avril 17 16 École Polytechnique de Montréal Test à très basse tension Impact de la réduction de VDD dépendant de la technologie Pour une technologie donnée cet impact peut être prédit pour un circuit sans défaut Délais dans les interconnexions invariables vs VDD Estimation du délai d’un chemin Modèle 1/x kDVDD 1 (1 x)T0 T xT0 1 V0 Attention La partie non dépendante de VDD peut parfois changer le chemin critique du circuit… Projet, ELE6306 - avril 17 17 École Polytechnique de Montréal Test à très basse tension Il est aussi possible de déterminer expérimentalement la fréquence d’opération à tension réduite d’un circuit sans défaut. Étape préliminaire de caractérisation de circuits On peut donc connaître la fréquence d’opération à basse tension qui assure le fonctionnement à tension nominale Projet, ELE6306 - avril 17 18 École Polytechnique de Montréal Conclusion Comparaisons des techniques Testeur utilisé Surface additionnelle Temps de test Impact sur performances MultiplexageDémultiplexage Oui Aucune Modéré Aucun SérialiseurDésérialiseur Oui Modérée Modéré Modéré BIST Non Élevée Faible Faible Délai contrôlable Oui Faible Modéré Faible Basse tension Oui Aucune Élevé Aucun Technique / Critère Projet, ELE6306 - avril 17 19 École Polytechnique de Montréal Questions Projet, ELE6306 - avril 17 20 École Polytechnique de Montréal
