PPT - ENS de Lyon

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Modélisation et optimisation de la
Consommation dans
les architectures embarquées
C. Belleudy
Laboratoire I3S, UNSA-CNRS 2000, route des lucioles Les Algorithmes - bât. Euclide B, 06903 Sophia Antipolis -France
Ecole d’architecture Mars 2005

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PLAN
1. Généralités sur la consommation
électrique des circuits numériques
2. Estimation et optimisation de la
consommation des ASICs et des FPGAs
3. Estimation et Optimisation de la
consommation des processeurs et des
mémoires

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PLAN
1. Généralités sur la consommation électrique des
circuits numériques
1. La consommation ?
2. Les sources de dissipation
3. Optimisation
2. Estimation et optimisation de la consommation
des ASICs et des FPGAs
3. Estimation et Optimisation de la consommation
des processeurs et des mémoires

4
0
20
40
60
80
100
120
140
0
10
20
30
40
50
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taille des Tr
en nm
F en Ghz
Evolution de la technologie
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100
200
300
400
2003
2005
2007
2009
2012
2015
2018
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0,5
1
1,5
W
Vdd
Prévisions ITRS 2003
année
année
année
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50
100
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250
300
350
2003
2007
2012
2018
0
500
1000
1500
2000
2500
3000
3500
4000
M Tr/cm2
W
W
W

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Quelques chiffres ? [Bo02]
carte mère Intel D865GvHz :
• Minimum loading : 190 W (aucune application s’exécute),
•Maximum loading : 286 W (heavy gaming application).