Les instructions complexes qui se décodent en plus de 2 µOPs sont décodées par la mémoire
interne. Ces instructions sont alors microcodées...
Les instructions se dirigent alors vers la partie ALU ou la partie FPU, par le biais du scheduler
(synchroniseur) respectif. C'est lui qui donne le rythme, qui régule le débit des instructions.
La partie ALU est celle qui traites les opérations simples en un cycle d'horloge, telles
que l'addition, rotation, décalage, opérations logiques (et, ou)....Elle est composée de 3 unités de calcul
entier et de trois unités d'adressage mémoire.
La partie FPU, c'est celle qui s'occupe de tous les calculs à virgule flottante (X87) telles que les
instructions MMX, 3DNow!, SSE et SSE2. Ces instructions nécessitent plus d'un cycle pour être
calculées...Ce sont principalement des instructions multimédia ! Le Fstore est la partie qui stock les
instructions calculées par le Fmul et le Fadd (Pipeline multiplicatrice et additionneuse).
Une fois que les instructions ont été calculées par les différentes unités de calcul, elles sont
récupérées par la cache L1, et sont ensuite expédiées vers le cache L2 si elles tardent à être rappelées et
quittent le processeur si elles ne sont pas rappelées.
Les autres parties importantes du processeur
La pré-extraction matérielle des données. C'est un système qui anticipe les besoins du processeur
en données en fonction des flux d'instructions exécutés. Elle transfère ces données à une mémoire cache
haut débit intégrée à la puce, où elles sont plus vite accessibles, afin d'accélérer l'exécution des
applications. ("Elle va chercher les données avant que le processeur n'en ait besoin.")
Les TLB. TLB signifie Translation Look-aside Buffers. Les buffers TLB de l'architecture
QuantiSpeed rapprochent les données critiques du processeur afin d'éviter que ce dernier n'ait à attendre
les données dont il aura besoin ultérieurement. Ces buffers évitent la duplication des informations et
libèrent plus d'espace sur le cache L2 pour laisser de la place à d'autres données attendues elles aussi par
le processeur. Ils permettent de calculer plus d'instructions par cycle.
Le BARTON, "dernier" de l'architecture K7
"Dernier", n'est pas à prendre a la lettre, car il y a l'arrivée du Sempron, qui est apparu pour
marquer la fin du socket A. Cependant, ce proc n'est rien d'autre qu'un TBred qui s'adapte sur les sockets
A, 754 et 939 (sans pour autant supporter la technologie 64 bits)
Le core BARTON est le dernier issu de l'architecture Athlon XP K7 (32 bits). C'est le seul à
posséder 512 Ko actif de cache L2. Le Torthon en avait aussi 512, mais 256 Ko étaient bloqué. Il existe
cependant un moyen de les débloquer, mais ce n'est pas l'objet de ce topique.
Lorsque l'on compare un Athlon XP Toroughbred (256 Ko de cache) a un Barton (512 Ko) de
même Pro-Rating, on s’aperçoit que ce dernier possède une fréquence moins élevée. C'est tout
simplement dû au 256 Ko de cache supplémentaire. En effet, son cache lui permet de stocker plus
d'information et à donc moins souvent besoins d'accéder à la RAM du système, qui est beaucoup moins
rapide. Ce qui permet au processeur de calculer plus d'instructions par cycle, d'ou une baisse de fréquence
pour en arriver au même P-Rating. On peut voir la différence de la taille du core entre un T-Bred (256
Ko) et un Barton (512 Ko) sur la photo ci dessous.