G ´en ´eration et propagation du bruit d`un SMPS

Génération et
propagation du bruit
d’un SMPS
Eric FELTRIN, Laboratoire Ampère, Lyon & STMicroelectronics, Grenoble - [email protected]
18 avril 2016
e plus en plus de systèmes sont constitués de circuits intégrés pour le
traitement du signal et ces circuits sont
accompagnés de leur cellule de power management.
Pour réduire la consommation
et la dissipation thermique, l’intégration du
power management avec le cœur numérique
et les fonctions analogiques associées devient
indispensable. Le grand nombre de circuits
intégrés fait de l’efficacité énergétique un
enjeu majeur c’est pourquoi une alimentation à découpage (SMPS) a remplacé les
régulateurs linéaires (LDO). Mais cette architecture commutant un étage de puissance
génère du bruit susceptible de perturber
les autres blocs présents sur la même puce.
L’étude de l’émission et de la propagation des
perturbations dues au découpage de l’étage
de puissance devient incontournable pour assurer le bon fonctionnement de la puce et notamment des blocks analogiques sensibles.
D
L’objectif de cette étude est de modéliser la
génération et la propagation du bruit dans un
système intégré. Trois formes de bruit ont été
identifiées: le couplage capacitif de la sortie
de l’étage de puissance avec le substrat et les
interconnexions, les interférences conduites
dues aux échelons de courant au travers des
inductances parasites, les interférences ray-
onnées par les interconnections et les fils de
bonding.
Les modèles de perturbations obtenus
seront ensuite comparés à des mesures sur
une cellule ”simple” comme une référence de
tension puis à un bloc plus complexe, un convertisseur analogique numérique. La finalité
de cette étude est de trouver des solutions
pour réduire l’impact du SMPS sur le reste
du circuit.
L’étage de puissance du SMPS
L’étage de puissance représente la source de bruit
principale du SMPS. La figure 1 présente un modèle
de cet étage de puissance. Les interconnexions et les
fils de bonding sont modélisés par une inductance et
une résistance série. Pour éviter un court-circuit au
moment des transitions un délai de non recouvrement
est introduit.
Les différents états de l’étage de sortie avec la
valeur de VLX et les transitions sont présentés sous
forme de machine à états dans la figure 2.
La sortie VLX est chargée par une large inductance
(∼ µH) assimilable à une source de courant en ”dent
de scie”.
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précédent. Pour comprendre l’impact de l’injection
de charges à chaque transition, il est nécessaire
d’étudier chaque front individuellement. La figure
3 illustre l’injection de charges lors de la transition
¬. L’inversion de VLX due au seuil de la diode est
négligée devant la tension d’alimentations et les capacités drain-bulk sont négligées devant les capacités
de grille des MOSFETs dans le cadre de l’étude de
l’injection de charges dans le circuit.
LP
V
+
VP
VGP
1
VLX
3
2
4
VGN
LN
V
−
VP
VN
Cgsp
Figure 1: Schéma de l’étage de puissance du SMPS
2
1
−∆V
+∆V
Cgdp
P M OS
DIODE
N M OS
Cgdn
4
VLX = VP
3
VLX = VN − VT H
VLX = VN
VN
Figure 2: États de l’étage de puissance
Cgsn
VN
Les sources de bruit
L’ensemble du circuit forme un résonateur (les
fils de bonding forme l’inductance et les MOSFETs
la capacité) [1] qui est excité par les changements
d’états de l’étage de puissance. L’amplitude de cette
excitation et la fréquence de résonnance dépendent de
la transition étudiée. Ces variations font l’objet des
prochains paragraphes. Le spectre final est composé
de chacune de ses fréquences de résonnance.
Excitation du réseau
Les principales excitations du réseau sont: les
variations du courant dans les interconnexions et les
fils de bonding, ainsi que l’injection de charges des
MOSFETs lors des commutations.
Les variations de courant dans les fils bonding intervient au moment de l’activation ou de la désactivation
du PMOS, correspondant aux transitions ¬ et ¯. Le
front montant ou descendant de courant engendre
une variation des potentiels VP et VN qui excite le
réseau RLC du circuit [2].
L’injection de charges ajoute un courant
indésirable au moment des transitions qui s’ajoute
aux variations présentées dans le paragraphe
Figure 3: Injection de charges pour le front ¬
La différence de potentiel aux bornes de Cgsn
reste inchangée lors de ce front donc cette capacité
n’injecte pas de charge parasite lors de ce front. La
tension de grille du PMOS augmente jusqu’à VP , la
capacité Cgsp est donc court-circuitée et les charges
sont redistribuées de la source vers la grille. Cette
recombinaison ne génère donc aucun courant parasite
sur l’alimentation. Le cas de Cgdn est un peu plus
compliqué. Cette capacité semble court-circuité au
potentiel VN mais la diode empêche la redistribution
de charges. Les charges sont donc évacuées par le
port VLX . Cependant le courant de sortie étant fixé
la diode fournira moins de courant au nœud VLX .
Ainsi la capacité Cgdn ne génère aucune variation de
courant sur l’alimentation. Finalement pour le front
¬ seule la capacité Cgdp contribue à l’excitation du
réseau RLC mais il y contribue doublement car les
potentiels à ses deux terminaux varient dans des sens
opposés.
En appliquant le même raisonnement aux trois
autres fronts, on obtient les résultats suivants:
¬ ∆Q = Cgdp (∆V − (−∆V )) = 2Cgdp ∆V
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­ ∆Q = Cgdn ∆V + Cgsn ∆V = (Cgdn + Cgsn )∆V
® ∆Q = 0
I(V + )
I(V − )
I(V − )
I(V + )
¯ ∆Q = Cgdp (2∆V ) + Cgsp ∆V + Cgdn ∆V =
(2Cgdp + Cgsp + Cgdn )∆V
avec ∆V = VP − VN et en négligeant la tension de
seuil de la diode.
Au cours de la transition ¬, l’injection de charges
s’oppose à la diminution du courant due à l’ouverture
du PMOS ce qui a pour effet de retarder la conduction sur la diode. Le réseau est excité par la chute
retardée du courant.
Le bruit de la transition ­ est dû uniquement à
l’injection de charges car le courant passe de la diode
au NMOS reste donc dans les fils de bonding du V − .
Lors de la transition ®, il n’y a pas d’injection de
charge. De plus le courant passant du NMOS à la
diode, reste constant dans les fils de bonding. La
génération de bruit lors de cette transition est donc
négligeable.
Contrairement à la transition ¬, la transition ¯
s’opère avec un front montant du courant dans les
fils de bonding de V + auquel s’ajoute l’injection de
charge ce qui engendre une forte excitation du réseau
RLC.
Une simulation Spice utilisant un modèle de package complexe valide jusqu’à 5GHz. Les courants des
ports d’alimentations de l’étage de puissance sont
représentés figure : le courant issue V + et le courant
issue V − . La zone grisé représente l’injection de
charges.
On retrouve les comportements à chaque transition
décrit dans le paragraphe précédent. On observe
également les oscillations du réseau qui font l’objet
de la prochaine section.
Résonateur RLC
On souhaite maintenant déterminer la structure
du réseau RLC du circuit dans chaque état pour
déterminer les fréquences d’oscillation du bruit généré
par l’étage de puissance. La figure 5 présente le
schéma équivalent du circuit lorsque le PMOS est
activé.
Pour simplifier ce schéma, on néglige les résistances
d’accès des grilles des MOSFET et la résistance de
Ron (6 1Ω). On néglige également les capacités
drain-bulk devant les capacités de grille (Cdb Cg ). On obtient pour chaque état les capacités
équivalentes de l’étage de puissance suivantes:
PMOS: C = 2Cgp + Cgn
NMOS: C = Cgp + 2Cgn
Figure 4: Évolution des courants lors des transitions
(durée: 20ns)
Le PMOS est deux fois plus large que le NMOS
pour avoir approximativement le même Ron (pour
compenser le rapport deux entre les mobilités du
PMOS et du NMOS), les capacités du PMOS sont
donc deux fois plus grandes que celles du NMOS.
La valeur des capacités Cg diminue d’un facteur
deux environ entre l’état passant et bloqué. On
obtient donc fN M OS ≈ 1.5fP M OS (on s’intéresse
pas à l’état bloqué car cet état est fugace: phase
de non-overlapping). La fréquence mesurée sur les
courbes de la figure est de fP M OS ≈ 130M Hz et
fN M OS ≈ 167M Hz. En utilisant le modèle présenté
précédemment et les valeurs de capacités extraits du
modèle Spice, les fréquences obtenues sont fP M OS ≈
137M Hz et fN M OS ≈ 164M Hz. Ce calcul semble
donc une bonne approche en comparaison du modèle
Spice.
Les chemins de propagation
La génération de bruit étant définie, on cherche
les chemins de propagation du bruit de la source
vers la victime. Quatre chemins ont été identifiés: le
couplage par substrat, le couplage entre les intercon-
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Modélisation de la propagation
VP
Cgsp
Ronp
VN
VP
Cgdp
2Cgp
Cgn
Cgdn
Cdbn
VN
VN
Cgsn
VN
Figure 5: Schéma équivalent dans l’état PMOS ON
nexions, l’alimentation commune au niveau du PCB
[3] et le rayonnement électromagnétique.
Le couplage substrat
Les MOSFETs de puissance sont isolés pour augmenter l’impédance entre l’alimentation de l’étage
de puissance et l’alimentation des autres fonctions
analogiques. Cette isolation est présentée figure 6.
VLX
VP
VN
N
N
N ISO
Les autres chemins de propagation sont plus conventionnels: le couplage entre interconnexions et la
propagation conduite du bruit peuvent être modélisés
par extraction du layout et du PCB et le modèle de
package intègre déjà le couplage entre les fils de
bonding.
Pour modéliser la propagation du bruit au sein
de la puce, le logiciel développé par CWS permet à
partir des données technologiques et du layout de
déterminer le bruit à un point donné du circuit. Ce
type de logiciel habituellement utilisé pour quantifier l’influence de la partie numérique et sur la
partie analogique permet de suivre la propagation
du bruit au sein d’une puce entre différents blocs.
À partir du modèle de courant des sources de bruit
et des paramètres S des cellules sensibles, le logiciel
détermine l’impédance des différents chemins de propagation et détermine l’amplitude du bruit aux points
d’entrées-sorties des cellules victimes. Un modèle
Spice du package et une extraction des paramètres
S du PCB ont été inclus dans la simulation pour
modéliser les interactions entre les fils de bonding et
les pistes extérieures à la puce.
La mise en place de l’environnement de travail
de ce logiciel est en cours. Les premiers résultats
semblent indiquer que le substrat serait le principal
chemin de propagation du bruit du SMPS (devant
la perturbation due à la propagation conduite par la
carte de test).
Conclusion
N
N ISO
Figure 6: Schéma en coupe des MOSFETs de puissance
Cependant cette isolation reste très perméable, il
apparait des diodes et des bipolaires avec le substrat
et leurs capacités parasites associées permettant la
propagation du bruit dans le substrat extérieur à
l’étage de puissance connecté à la masse du circuit
[4].
Lors des simulations SPICE, la variations de
l’alimentation positive VP polarisant la poche N et
NWELL induisent des courants dans les capacités
parasites des diodes de jonction ip = Cp dVdtP avec
Cp ≈ 17pF .
L’étude de la perturbation du SMPS est découpée
en trois parties: la génération, la propagation et
l’impact du bruit du SMPS sur un bloc analogique
voisin.
La commutation de l’étage de puissance génère des
appels de courant sur les fils d’alimentation. Ce sont
ces variations de courant à travers les inductances
parasites des interconnexions qui excitent le réseau
LC composé des inductances des fils de bonding et
de la capacité équivalente des MOSFETs qui peuvent
être modélisés par les capacités de grille.
Les appels en courant sont dus à l’inductance
du filtre de sortie du SMPS qui étant de grande
valeur (∼ µH) impose la continuité du courant de
sortie. Lors de la commutation ce courant transite de
l’alimentation positive à négative (ou inversement)
ce qui engendre des fronts de courant. À ces fronts
s’ajoutent l’injection de charges des capacités de grille
des MOSFETs rendant les commutations encore plus
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bruyantes.
Ce bruit se propage ensuite par l’intermédiaire du
substrat (par les diodes et les bipolaires parasites),
par couplage entre les interconnexions ou de manière
conduite par le réseau d’alimentation du PCB.
La modélisation de la propagation du bruit à l’aide
d’un logiciel spécialisé est en cours de réalisation et
l’impact sur le fonctionnement d’une victime n’a
pas encore été traité. Les résultats issus de la
modélisation de la chaine complète de perturbation
(génération, propagation, impact) seront comparés
aux mesures sur des circuits de tests afin de valider
la pertinence de l’approche. Ce modèle permettra
ensuite de comprendre plus finement les mécanismes
internes de perturbations pour pouvoir à terme envisager des modifications de conception pour réduire
l’impact du SMPS sur le reste du circuit.
Références
[1] A. Bhargava, D. Pommerenke, K.W. Kam,
F. Centola, and Cheng Wei Lam. Dc-dc buck
converter emi reduction using pcb layout modification. Electromagnetic Compatibility, IEEE
Transactions on, 53(3):806–813, Aug 2011.
[2] G. Aulagnier, M. Cousineau, T. Meynard, E. Rolland, and K. Abouda. High frequency emc impact
of switching to improve dc-dc converter performances. In Power Electronics and Applications
(EPE), 2013 15th European Conference on, pages
1–9, Sept 2013.
[3] Jiwei Fan and T. Harrison. Substrate switching
noise analysis and layout/circuit considerations
in monolithic power converters. In Energy Conversion Congress and Exposition (ECCE), 2012
IEEE, pages 2610–2615, Sept 2012.
[4] V. Binet, Y. Savaria, M. Meunier, and Y. Gagnon.
Modeling the substrate noise injected by a dc-dc
converter. In Circuits and Systems, 2007. ISCAS
2007. IEEE International Symposium on, pages
309–312, May 2007.
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