Architecture et technologie des ordinateurs
Processeurs Spécialisés
POLYCOPIE
•TRAVAUX PRATIQUES
•ANNEXES
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Processeurs Spécialisés
COURS
Processeurs Spécialisés
SOMMAIRE
1. HETEROGENEITE DES ARCHITECTURES PROCESSEURS
1.1. MCU - Micro Controller Unit
1.2. AP - Application Processor
1.3. GPP - General Purpose Processor
1.4. GPU - Graphical Processor Unit
1.5. DSP - Digital Signal Processor
1.6. FPGA - Field Programmable Gate Arrays
1.7. SoC - System on Chip
1.8. ASIC - Application Specific Integrated Circuit
2. OBJECTIFS
2.1. Architectures parallèles
2.2. Stratégies d'optimisation
2.3. Méthodologie
3. ARCHITECTURE DSP C6600
3.1. Architecture VLIW
3.1.a. Principe
3.1.b. CPU DSP C6000
3.2. Algorithme de référence
3.2.a. Filtre FIR
3.2.b. Virgule fixe
3.2.c. Virgule flottante
3.3.Instructions arithmétiques
3.3.a. Multiplication
3.3.b. Addition
3.4. Instructions de management mémoire
3.4.a. Modes d'adressage
3.4.b. CPU à adressage complexe
3.4.c. CPU à modèle Load/Store
3.4.d. Instructions Load/Store
3.4.e. Concaténation de registres
Processeurs Spécialisés
34.f. Indexage
3.5. Instructions de saut
3.5.a. Instructions de contrôle
3.5.b. Saut conditionnel
3.5.c. Appel de procédure
3.5.d. Pile système
3.6. Algorithme en assembleur canonique
3.6.a. Assembleur Canonique
3.6.b. Delay slot
3.7. Limitations de l'architecture C6600
3.7.a. CPU VLIW C6600
3.7.b. Jeux d'instructions par unités
3.7.c. Chemins croisés de données
3.7.d. Formats entiers
3.7.e. Divers
3.8. Optimisation
3.8.a. Parallélisme de données
3.8.b. Vectorisation
3.8.c. Parallélisme d'instructions
3.8.d. Dépendances et branches d'exécution
3.8.e. Fonctions intrinsèques
3.8.f. Directives de compilation
3.9. Pipeline logiciel
3.9.a. Concept
3.9.b. Pipeline logiciel sur architecture C6600
4. PILELINE PROCESSEUR
4.1. Architecture in-order
4.2. Architecture superscalaire
4.2.a. Étage d'exécution
4.2.b. Exécution Out-Of-Order
4.3. Architecture VLIW
4.3.a. Étage d'exécution
4.3.b. Code Out-Of-Order
4.4. Architecture EPIC
5. CACHE PROCESSEUR
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