Initiation à la microélectronique ultime CMOS
A. Bournel, S. Galdin-Retailleau, J. Sée, V. Yam, V. Aubry-Fortuna
IEF Université Paris Sud, Bât. 220, 91405 Orsay cedex
RESUME Dans cet article, nous présentons un projet proposé en 1ère année de master et permettant d'appréhen-
der le contexte de la microélectronique CMOS, avec en particulier les enjeux actuels de la miniaturisation des compo-
sants. Pour cela, les étudiants mettent en œuvre des logiciels de simulation physique de transistors et pratiquent la réali-
sation technologique de structures élémentaires en salle blanche, objets qui sont ensuite caractérisés électriquement.
Mots clés : MOSFET, roadmap, simulation, technologie, salle blanche, caractérisation électrique
1 INTRODUCTION
Dans le domaine de la microélectronique
CMOS (Complementary Metal Oxide Semiconductor),
l'évolution des performances permise jusqu'à présent
par la réduction des dimensions se heurte actuellement
à des limites technologiques ou physiques de plus en
plus difficiles à franchir [1].
Afin de sensibiliser les étudiants à ces enjeux,
nous avons mis en place depuis quelques années un
projet de deux semaines pour des étudiants en 1ère an-
née de Master ou des élèves ingénieurs en 2ème année.
Au cours de ce travail, 6 à 8 étudiants répartis en bi-
nômes ou trinômes évaluent d'une part par simulation
physique (module commercial ATLAS de SILVACO
[2]) les caractéristiques électriques de transistors à effet
de champ de type MOSFET (MOS Field Effect Tran-
sistor) ultra-courts et, d'autre part, ont l'occasion
d'avoir un aperçu des moyens de réalisation et de ca-
ractérisation disponibles dans la Centrale Technologi-
que Universitaire de l'Institut d'Electronique Fonda-
mentale. Ces deux semaines sont précédées par une
période d'un mois au cours de laquelle les étudiants
doivent effectuer une étude bibliographique qui se ter-
mine par la rédaction d'un rapport. Un rapport final et
une soutenance orale permettent enfin l'évaluation de
leur travail.
2 SIMULATION DE DISPOSITIFS ELEC-
TRONIQUES
Du point de vue de la simulation, l'idée est de
partir d'une structure "longue" (LG = 180 nm) de MOS-
FET bien dimensionné sur substrat massif, puis de de-
mander aux étudiants de réduire la longueur de grille
LG et d'étudier l'évolution des caractéristiques électri-
ques des transistors. Quand seul LG est diminué, le
comportement du transistor se dégrade bien évi-
demment, avec en particulier une élévation du courant
dans l'état bloqué. Les étudiants doivent alors s'intéres-
ser aux grandeurs microscopiques internes aux disposi-
tifs pour comprendre physiquement l'origine des effets
de "canal court" qui perturbent le contrôle du courant
de drain par la tension de grille. Comme illustré par la
figure 1, les cartographies du potentiel électrostatique
permettent de mettre ainsi rapidement en évidence l'ef-
fet d'abaissement de la barrière source-cana dû à l'ap-
plication de la tension de drain. C'est l'effet DIBL pour
"Drain Induced Barrier Lowering"). Cet effet induit
l'apparition d'un courant de fuite qui peut se manifester
dans la profondeur de la zone active comme on le
constate sur la figure 2.
fig 1 : Illustration du phénomène d'abaissement de la
barrière source-canal dû à la tension de drain grâce à la
cartographie du potentiel dans des transistors MOSFET sur
substrat massif. A gauche (resp. droite) MOSFET de lon-
gueur 50 nm (resp. 25 nm).
fig 2 : Visualisation du courant de fuite dans un tran-
sistor MOSFET de longueur 50 nm.
Les étudiants doivent ensuite mettre en œuvre
les différentes solutions permettant de combattre les
effets de canal court et d'atteindre des caractéristiques
Article available at http://www.j3ea.org or http://dx.doi.org/10.1051/j3ea:2008005