74HC/HCT165 Shift Register Datasheet

74HC/HCT165
Registre à décalage 8 bits à entrée
parallèle/sortie série
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• Spécifications de la famille logique IC06
74HC/HCT/HCU/HCMOS
• IC06 74HC/HCT/HCU/HCMOS Logic Package Information
• Aperçu du boîtier logique IC06 74HC/HCT/HCU/HCMOS
CIRCUITS INTÉGRÉS
Spécification du produit
Dossier sous Circuits intégrés,
IC06
Décembre 1990
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Philips Semiconductors
Spécification du
produit
Décembre 1990
2
CC
Registre à décalage 8 bits à entrée parallèle/sortie série 74HC/HCT165
CARACTÉRISTIQUES
• Chargement parallèle 8 bits asynchrone
• Entrée série synchrone
• Capacité de sortie : standard
• ICC catégorie : MSI
DESCRIPTION GÉNÉRALE
Les 74HC/HCT165 sont des dispositifs CMOS Si-gate à
grande vitesse et sont compatibles avec les broches des
TTL Schottky à faible consommation (LSTTL). Ils sont
conformes à la norme JEDEC n° 7A.
Les 74HC/HCT165 sont des registres à décalage à
chargement parallèle ou à entrée en série de 8 bits avec
des sorties série complémentaires (Q7 et
Q7 ) disponibles à partir du dernier étage. Lorsque
l'entrée de charge parallèle (PL) est LOW, les données
parallèles du D0 à
D Les entrées7 sont chargées dans le registre de
manière asynchrone.
Lorsque PL est HIGH, les données entrent dans le registre
en série au niveau du
Ds entrée et décalage d'une place vers la droite
(Q0 → Q1 → Q2 , etc.) à chaque transition d'horloge
positive. Cette caractéristique permet d'étendre le
convertisseur parallèle-série en liant la sortie Q7 à l'entrée
DS de l'étage suivant.
L'entrée d'horloge est une structure gated-OR qui permet
à une entrée d'être utilisée comme entrée d'activation
d'horloge (CE) active LOW. L'affectation des broches pour
les entrées CP et CE est arbitraire et peut être inversée
pour faciliter la mise en page. Les broches de l'entrée
La transition de l'entrée CE de BASSE à HAUTE ne doit
avoir lieu que lorsque le CP est HAUT pour un
fonctionnement prévisible. Le CP ou l'entrée CE doit être
HAUT avant la transition de l'entrée
Transition BAS-HAUT de PL pour éviter de décaler les
données lorsque PL est activé.
CANDIDATURES
• Conversion des données parallèles en données sérielles
DONNÉES DE RÉFÉRENCE RAPIDE
GND = 0 V ; Tamb = 25 °C ; tr = tf = 6 ns
TYPIQUE
SYMBOL
PARAMÈTRE
CONDITIONS
HC
HCT
UNITÉ
tPHL/ tPLH
délai de propagation
CP vers Q7, Q7
PL à Q7, Q7
D7 à Q7, Q7
16
15
11
14
17
11
ns
ns
ns
fmax
fréquence maximale de l'horloge
CL = 15 pF ; VCC = 5
V
56
48
MHz
CI
capacité d'entrée
3.5
3.5
pF
CPD
puissance dissipée capacité par
boîtier
notes 1 et 2
35
35
pF
Notes
1. CPD est utilisé pour déterminer la puissance dissipée dynamique
(PD en μW) : PD = CPD × V2 × fi + ∑ (CL × VCC 2 × fo ) où :
fi = fréquence d'entrée en
MHz fo = fréquence de
sortie en MHz
∑ (CL × VCC 2 × fo ) = somme des
sorties CL = capacité de charge de
sortie en pF VCC = tension
d'alimentation en V
2. Pour HC, la condition est VI = GND à VCC

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Décembre 1990
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Pour HCT, la condition est VI = GND à VCC - 1,5 V.
INFORMATIONS SUR LES COMMANDES
Voir "74HC/HCT/HCU/HCMOS Logic Package Information".

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Fig.1 Configuration des
broches.
Fig.2 Symbole logique.
Fig.3 Symbole logique de la
CEI.
Registre à décalage 8 bits à entrée parallèle/sortie série 74HC/HCT165
DESCRIPTION DE LA BROCHE
PIN NO.
SYMBOL
NOM ET FONCTION
1
PL
entrée de charge parallèle asynchrone (active LOW)
7
Q7
sortie complémentaire du dernier étage
9
Q7
sortie série du dernier étage
2
CP
entrée d'horloge (déclenchée par front de BASSE à HAUTE)
8
GND
terre (0 V)
10
Ds
entrée de données sérielles
11, 12, 13, 14, 3, 4, 5, 6
D0 à D7
entrées de données parallèles
15
CE
entrée de validation de l'horloge (active LOW)
16
VCC
tension d'alimentation positive