ESD - CNES CCT
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ESD et Fiabilit é Fiabilité Marise Bafleur Charge du corps humain à la sortie d’une voiture : 20kV ! Février 05 D écharges Electrostatiques (ESD) Décharges HBM Mécanismes de génération : ! triboélectricité ! induction Seuil de sensibilité : 2kV à 4kV Seuil courant : 5kV. 15kV : décharge mémorable! Défaillance ou dysfonctionnement du circuit Février 05 Pas de défaut trouvé 19% Assemblage/Autres 34% ESD = 30-50% des retours clients dans les applications automobiles! ESD 17% Niveau systèmes embarqués Défauts inconnus 5% EOS 25% 75 M € 5000 € 500 € 50 € Février 05 5€ Défaillances ESD ESD et Automobile ESD et Airbags En 1997 – 1998, plusieurs fabricants automobiles ont constaté le déclenchement intempestif de l’airbag suite à un stress ESD (e.g. Audi, Ford, Saab, Volvo, Renault…): 1 200 000 véhicules rappelés en Europe ! Aux USA, General Motors a dû rappeler environ 1 million de véhicules pour réparer des systèmes d’air bag trop sensibles. Février 05 ESD et Espace ! Impact – 160 anomalies provoqué provoquées par un phé phénomè nomène ESD sur des appareils en orbite – Perte de 5 missions due exclusivement à un problè problème ESD ! DSCS II 02/73 ! GOES 4 11/82 ! Feng Yun 1 06/88 ! Marecs A 03/91 ! Insat 2D 10/97 Il s ’agit de décharges électrostatiques provoquées par l’environnement spatial sur la surface des appareils. Space Operations Digest. The Aerospace Corporation. Vol. 1. No.1. November 20, 2002 Février 05 Sommaire ! ! ! ! ! ! Février 05 Introduction Modèles de décharges Mécanismes de défaillance Stratégies de protection ESD Conception et caractérisation Futurs défis Sommaire ! ! ! ! ! ! Février 05 Introduction Modèles de décharges Mécanismes de défaillance Stratégies de protection ESD Conception et caractérisation Futurs défis Mod èles de d écharges Modèles décharges HBM MM CDM CBM IEC 9 [email protected] Mod èles HBM et MM Modèles 1500 Ω S1 7. 5nH S1 S2 100 pF 10 Ω S2 200 pF CST Corps humain (HBM) 1. 5 µH CST Machine ( MM) Stress entre deux broches du circuit HBM = source de courant MM = cas pire du HBM tm < 10 ns Imax> 1,3A Février 05 tm < 30 ns Imax> 2,3A RD Mod èle CDM Modèle 10 Ω 2. 5 nH S1 Décharge de la capacité capacité du composant au travers d’ d’une seule broche du circuit VCDM CST 10 pF Composant chargé (CDM) CCDM Stop Pin Février 05 tm < 0.5 ns Imax> 5A Sensibilit é au stress CDM Sensibilité Impact du bo îtier boîtier C 1 ….50pF L 0 ….10nH R → 0Ω Février 05 DIL48 PLCC52 Mod èle CBM Modèle Décharge de la capacité capacité de la carte électronique au travers d’ d’une seule broche de circuit EnergieCBM > EnergieCDM Février 05 Mod èle HBM IEC Modèle Mode contact 0.3µH 2.5pF tr (10%-90%) = 0,7ns 330 Ω 150pF Broches du circuit inté intégré gré directement connecté connectées aux interfaces du systè système (port USB, Ethernet… Ethernet…) : dé décharge de câble Février 05 10pF HBM IEC Modèles ESD HBM I(A) MM CDM C Février 05 R L Augmentation des agressions ESD Sommaire ! ! ! ! ! ! Février 05 Introduction Modèles de décharges Mécanismes de défaillance Stratégies de protection ESD Conception et caractérisation Futurs défis ESD : ElectroStatic Discharge 106 kWs 1t 103Ws/g 0,1 mWs 10-7g Février 05 Grandeurs éélectriques lectriques et stress ESD J>105 A/cm2 E>105 V/cm2 Février 05 Avalanche Points chauds D égradations induites par stress Dégradations ESD ! Mécanismes induits par le courant "Fusion filamentaire dans le silicium "Fusion de films minces "Migration de métal dans le silicium (spiking) ! Mécanismes induits par la tension "Injection de charges "Claquage de diélectriques Nature Thermique De La Défaillance Février 05 Modes de d éfaillance ESD défaillance Effet du courant ! Silicium (TC=1400º =1400ºC) # Focalisation du courant # Jonction en inverse ! Métal (TC = 500º 500ºC) $ Courant de fuite ou court-circuit Al SiO2 Si Février 05 # Effet Joule # Mécanisme parfois secondaire $Circuit ouvert Modes de d éfaillance ESD défaillance Effet de la tension ! Dié Diélectrique ! Piégeage de charges # Variation de la tension de seuil neutres # Dégradation de la robustesse ESD # Défaut latent ! Claquage du diélectrique conducteurs # Coins, bords et défauts les plus vulnérables Al $ Chemin de conduction SiO2 Si Février 05 Signatures de d éfaillance défaillance HBM, MM, HBM IEC CDM Fusion du silicium ou du métal Claquage d’oxyde CBM Février 05 Signature similaire à un EOS Sommaire ! ! ! ! ! ! Février 05 Introduction Modèles de décharges Mécanismes de défaillance Stratégies de protection ESD Conception et caractérisation Futurs défis Protection ESD Intégrée Pas de composant dédié Surface Minimum R, C et Ifuite Minimum ... Vdd Protection ESD ! Plot d'entrée IESD (~ 2A) ! ! Protection ESD ! V<BVOX Vss ! ! Faible Ron Février 05 Rapidité (~1ns) Tolérance aux variations du procédé Robustesse à plusieurs stress ESD successifs Protection pour divers modèles ESD (HBM, MM, CDM, IEC) Pas d’interaction avec le fonctionnement du circuit Passer les tests de fiabilité Immunité aux transitoires (EMI) Strat égie de Protection Stratégie ITLP VDD ESD>0 It2ESD ,Vt2 ESD Protection Protection Internal Circuitry I ESD<0 ESD Protection Ron VH Input Stage Février 05 It2,Vt2 VSS Ron ESD Protection VOutput Stage It1,Vt1 alim ESD Protection O It1,Vt1 Vclaquage VTLP Principales Protections ESD ! ! ! ! ! ! ! ! ! Diode Latérale (P+/N-well Vcc) Diode Verticale (N+/P-sub) Diodes Zener Dispositifs en perçage NPN Latéral Oxyde de champ NPN Latéral Oxyde Mince NPN Vertical PNP Vertical SCRs : Latéral, LVSCR, Gate Coupled SCR Aucun composant spécifique : soit parasite, soit actif, règles de dessin ESD Février 05 ... Caract éristiques des protections Caractéristiques ESD I (A) PN diode Forward biased Ron ~ 10 Ω SCR Triggered Ron ~ 1 Ω 5 Février 05 tox = 20nm L = 1.0 µm BVox Lateral PNP Snapback Ron ~ 30 Ω Lateral NPN Snapback Ron ~ 2 to 5 Ω PN diode Reverse-biased Ron ~ 75 Ω 10 15 20 25 V (volts) Symbole Février 05 Composant Polarisation Taille Robustesse ESD Diode N+/P ou P+/N Directe petite ++++ Diode Zener ou en per age Inverse petite ++ Bipolaire vertical Auto-polarisation par lÕa valanche moyenne +++ Bipolaire lat ral Auto-polarisation par lÕa valanche moyenne ++ SCR Auto-polarisation par lÕa valanche petite ++++ GGNMOS GCNMOS Auto-polarisation par lÕa valanche moyenne ++ MOS D clenchement par un circuit grande +++ Protection ESD en Technologie CMOS GGNMOS ou GCNMOS P+ N+ N+ Utilisation du transistor bipolaire parasite Février 05 Protection GGNMOS ou GCNMOS Défaillance Déclenchement du bipolaire Février 05 Protection GGNMOS D G S GGNMOS_250 Pièce GGNMOS D D 2 Défaillance 1,8 1,6 1,4 1,2 G G 1 0,8 0,6 0,4 S 0,2 0 0 5 10 Voltage (V Février 05 15 20 Sommaire ! ! ! ! ! ! Février 05 Introduction Modèles de décharges Mécanismes de défaillance Stratégies de protection ESD Conception et caractérisation Futurs défis Marges de conception ESD 20 Tension de claquage de l ’oxyde de grille 15 BDV 10 (V) Marges de plus en plus faibles! Tension de claquage de la jonction p-n 5 Tension d ’alimentation maximum 0 L(µm) tox(nm) 1.0 20 0.8 15 0.5 10 0.35 7 0.2 5 0.13 4 Structures de protection basées sur la mise en avalanche de jonctions ne protègent plus les oxydes Février 05 Méthodologie de conception ESD B E WCE C Modèles Maillage Calibrage de la simulation Calibrage Dessin de la structure ESD Caractérisation Simulation 2D/3D Optimisation SPECS OK? 3.5 Mesu re Simu lation Silicium Courant de drain (A) 3.0 2.5 2.0 1.5 1.0 0.5 Schematic Schematic Cross-section Cross-section Collector Collector I/O pin to be I/O pin to be protected protected Base1 Emitter Base2 Base1 Emitter Base2 P+ P+ DN+ DN+ N+ N+ PWELL PWELL Substrate Substrate P+ P+ 0.0 0 SPECS OK? DP+ DP+ DP+ DP+ 2 4 6 8 10 12 14 Tension de drain (V) C bc2 Cbc1 I av N-EPI N-EPI Standard small signal GummelPoon model N-BL N-BL internal RB internal RB P-SUB P-SUB Layout Layout P-SUB P-SUB Modélisation RB C be Février 05 Bibliothèque ESD Bancs de caractérisation ESD TLP EMMI Février 05 VF-TLP Test TLP Impulsions de courant comparables au HBM # tmontée = 2,5ns # Durée = 120ns (équivalent HBM) # Amplitude : jusqu’ à plusieurs A Avantages # Comportement dynamique de la structure de protection # Test non destructif L 10MΩ I Ve 50 Ω RS 2.5 V RL (Vt2, It2) 2 DUT 1.5 I 1 RON 0.5 TLP : Transmission Line Pulse Février 05 0 0 (Vt1, It1) 10 20 30 V 40 50 Pr édiction de l'efficacit é de la protection ESD Prédiction l'efficacité Prédiction du chemin de décharge Modélisation SPICE TCAD 3.5 Mesure Simulation Courant de drain (A) 3.0 2.5 2.0 1.5 1.0 0.5 0.0 0 Février 05 2 4 6 8 Tension de drain (V) 10 12 14 Banc de mesure Very Fast TLP 25 Celestron I ORYX Referenz ggNM OS L =0,96 µm 20 20 V Ure fl 15 U /V 10 5 5V 0 -5 Uhin -10 -15 0 5 10 15 20 25 t /ns 30 35 40 45 50 4_27.xls Courant (A) 8 Largeur des impulsions = 1 à 5 ns Février 05 6 TLP (100ns) 4 VF-TLP (3.5ns) 2 00 20 40 60 Tension (V) 80 Test VF -TLP VF-TLP Compréhension des mécanismes associés au CDM ! Problème: circuit robuste en HBM- défaillant en CDM !! 8 current /A 6 TLP (100ns) 4 2 00 ! Février 05 VFTLP (3.5ns) 20 40 60 voltage /V 80 Raison: Impulsions trop courtes pour polariser efficacement la grille !!! Attention: Pas de corrélation entre VF-TLP et CDM !! CDM ESD R in CDM 1 seule broche R ext VGOX R vss - - + Des chemins de courant différents induisent des seuils de défaillance différents. Février 05 vf-TLP R ext R in ESD ! Cback VGOX R vss Sommaire ! ! ! ! ! ! Février 05 Introduction Modèles de décharges Mécanismes de défaillance Stratégies de protection ESD Conception et caractérisation Futurs défis R éduction des dimensions Réduction Param tre Effet GGNMOS Longueur du canal L L ³ 0,3µm : Am iloration du gain du bipolaire du GGNMOS L < 0,3µm : Sup riorit du transistor PMOS (PNP) ☺ Profondeur des jonctions Xj Augmentation des densit s de courant Oxyde de grille tox R duction de Vclaquage " Vt1 et VH #Rapidit & " It2 ou VHBM & D fauts latents Février 05 Défi de la détection des défauts latents Roadmap ITRS Year 2001 2004 2007 2010 Technology node (nm) 130 HP Ioff (µA/µm) 0.01 LSP Ioff (pA/µm) 1 90 0.1 65 1 45 3 1 1 3 Défaut induit par ESD Courant Courantde defuite fuite~~qqs qqs100 100nA nA--µA µA Pas Pasde deperte pertede defonctionnalité fonctionnalité Evolution Evolutiondu ducourant courantde defuite fuiteaprès aprèsburn-in burn-in Février 05 Evolution des technologies ULSI Réduction des dimensions Réduction de la tension d’alimentation Sensibilité accrue aux ESD Verrous : surface et efficacité des Février 05 protections Evolution des technologies ULSI Augmentation de la complexité SOC Fréquence > 1 GHz Verrous : courants de substrat, EMI, ESD,05latch-up Février Evolution des technologies ULSI Modifications 22 nm en 2016! Grille Siliciure Options futures Diélectrique de grille à fort κ Diélectriques inter-niveaux à faible κ Canal Silicium contraint Nouvelle structure de transistor FinFET D Février 05 S Conclusion ! ! Réduction des dimensions augmente la susceptibilité aux ESD Durcissement des spécifications de robustesse ESD (>10kV HBM, IEC, CDM) et de fiabilité « Zéro défaut » ! Nécessité de réduire la taille des protections intégrées Compromis robustesse ESD / surface de protection de plus en plus difficile à atteindre ! Février 05 Conclusion ! ! ! ! Nouveaux défis Conception de nouvelles structures de protection et de nouvelles stratégies de protection: chip-based vs cell-based, protection dédiée ESD Étude de la fiabilité liée aux nouveaux matériaux (high-K, low-K, Cu, SOI…) : modes de défaillance Techniques de détection des défauts latents Modélisation et simulation de la fiabilité avec prise en compte des EOS/ESD Février 05
