Transparents - indico in2p3

Journées VLSI - FPGA - PCB de l'IN2P3
5 -7 juin 2012 Lyon
P.Pangaud - CPPM
QUELLES TECHNOLOGIES
POUR NOS EXPÉRIENCES
P. Pangaud – R. Fei - CPPM
Remerciements à Samuel Manen
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Evolutions des technologies
• A l’IN2P3, depuis 20 ans, le développement de nos
expériences de physiques nous a permis de suivre
l’évolution des technologies monolithiques
- Intégration
- Coût
- Résistance aux Radiations
- Accessibilité
- Production
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Evolutions des technologies
CMOS Feature Size
• High density
• Low power
• More system Integration
• More Process Features
AMS 0.8µ
1.2k gates/mm
2
AMS 0.6µ
3k gates/mm
2
AMS 0.35µ
18k gates/mm
2
ST 0.25µ
35k gates/mm
2
ST 0.18µ
80k gates/mm
2
ST 0.13µ
180k gates/mm
2
ST 90nm ST 65nm
400k gates/mm 800k gates/mm
2
2
ST 40nm
1600k gates/mm
2
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Modélisation des technologies
• Les technologies CMOS simplement modélisées à leurs début
• Model Spice 1, 2, 3 ( proches du modèle physique ~40 paramètres).
Tension de seuil (Vt0)
Epaisseur d’oxyde (Tox)
Mobilité (µ0)
Potentiel de Surface (Phi)
Body effect (Gamma)
Bruit I/F (AF et KF)
fonctionnaient très bien en forte inversion sans tenir compte des effets du 2nd
ordre.
• Les modèles BSIM 3, 4 SOI et 6 sont bien mieux adaptés pour les technologies
plus fines, car intégrant beaucoup plus de paramètres de corrections, au
détriment de la complexité. (plus de 400 paramètres).
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Utilisation des technologies
• Beaucoup de cellules fait-main en « full-custom » pour les technologies
jusqu’à 0,35µm, que cela soit pour l’analogique ou le numérique.
• L’intégration a favorisé l’émergence de nouveaux outils d’aide à la
conception, permettant la réutilisation des cellules (analogiques) et la
synthèse de cellules numériques. Des bibliothèques existent (ARM, Synopsys,
Aragio, etc…).
• La notion de Rad-Tolérant à presque disparue à partir du nœud 0,13µm, pour
quasiment disparaître à partir de 65nm. Les effets d’interfaces dominent par
rapport aux effets de grille. Les effets de variations de Vt0 en fonction de la
dose s’estompent. Par contre, la qualité de la technologie devient essentielle
(dopage, épitaxie, STI..).
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Choix d’une technologie
• Pour quelles applications?
• Dominance Analogique : Le gain intrinsèque (gm/gds), bruit,
résistances aux radiations…
• Dominance Numérique : Intégration, Fréquence de transition,
courant de fuite…
• Coût et accessibilité : de quelques centaines d’euros à quelques
dizaines de milliers d’euros pour un MPW. Les fondeurs rechignent
de plus en plus à nous offrir leurs technos en dessous de 130nm.
Théorique ??
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Outils d’analyses
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A partir de formules simples et de
simulations, il devient intéressant
de comparer et d’analyser les
différentes technos et leurs
options.
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Quelques comparaisons
Transistor N,
Taille minimal
AMS
0,35
IBM 0,25
AMS
0,18HV
LF 0,15
IBM 0,13
CHRT
0,13
TSMC
65nm
CHRT
65nm
Vdd (V)
3,3
2,5
1,8
1,8
1,5
1,5
1,2
1,2
Vth (V)
0,520
0,630
0,630
0,525
0,530
0,450
0,450
0,500
Tox (nm)
7
5
4
3
3
2,6
2,6
2
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Conclusions
• Il est évident que le choix va dépendre du projet. D’un « petit » projet pour une
•
•
•
•
•
•
•
application isolée à un projet de collaboration, par exemple.
Le numérique s’impose de plus en plus, ce qui nous pousse à choisir des technologies
plus fines.
De nouveau consensus technologiques apparaissent au sein de la communauté HEP (
0,25µm IBM, 0,13µm IBM, 65nm TSMC?? )
IN2P3 et la technologie 0,35µm AMS
Les technologies en dessous de 0,35µm offre un nombre impressionnant d’options
(Deep Nwell, T3, Triple Gate, Low Power, I/O…), et un nombre impressionnant de IP.
Mais à quel coût!!!
A partir de 90nm, les technologies se « ressemblent » et font plateforme commune
(IBM-GlobalFoundries-Samsung) (Freescale-TSMC?).
La faiblesse aux radiations, des technologies en dessous de 130nm, semble disparaître.
Mais a contrario, chaque technologie doit être évaluée. Qu’en est il de la résistance au
SEE (Single Event Effect)?
Le choix est large!!!!
Emergence de nouvelles technologies exotiques
• 3D (Tezzaron-Chartered) : cf le CMP
• Opto
• Smart pixel ( High Voltage et High Resistivity)
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Tezzaron-Chartered
3-D technology
Main characteristics :

2 wafers (tier 1 and tier 2) are
stacked face to face with CuCu thermo-compression bonding

Via Middle technology :
Super-Contacts (Through
Silicon contacts) are formed
before the BEOL of Chartered
technology.

Wafer is thinned to access
Super-Contacts

Chartered 130nm technology
limited to 5 metal levels

Back-side metal for bonding
(after thinning)
10µm
5µm
Wafer to wafer bonding
Bond interface
layout
Bond
M6
Interface
M5
M4
M3
M2
M1
1.2µm
12µm
2.5µm min
One tier
SuperContact
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SMART Diode in CMOS technology
P-substrate
Pixel electronics in the deep n-well
Ivan Peric, FEE2011, Bergamo, Italy
Deep n-well
NMOS transistor
in its p-well
The sensor is based on the
depleted area between the “deep”
n-well and the p-substrate
PMOS transistor
E-field
Particle
The CMOS signal processing electronics are placed inside the deep-n-well. PMOS are placed directly
inside n-well, NMOS transistors are situated in their p-wells that are embedded in the n-well as well.
Expected signal : Mips of 2000e- ( by increasing the substrate resistivity)
Can we mix the smart diode and the 3D Integrated technology?
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Références
• Effet des radiations sur les circuits intégrés.
Microélectronique Porquerolles- Mai 2007
• Low-Voltage
Analog
CMOS
Design
F.Faccio Ecole de
in
scaled
CMOS
technology. A. Baschirotto MUX 2010
• Le design analogique en technologie CMOS. S. Manen Ecole
de Microélectronique Fréjus - 16/19 Mai 2011
• Noise and radiation hardness of 65 nm CMOS transistors and
pixel front-ends. M. Manghisoni TWEPP 2011
• Charged-based MOS transistor modeling. E. Vittoz and Ch.
Enz
• Platforme Commune : IBM – GlobalFoundries - Samsung
http://www.commonplatform.com/