SEDIMOS SINGLE ELECTRON DEVICE INTEGRATION ON CMOS

SEDIMOS
SINGLE ELECTRON DEVICE INTEGRATION
ON CMOS TECHNOLOGY
INTÉGRATION DE COMPOSANTS MONO-ÉLECTRONIQUES
DANS UNE TECHNOLOGIE CMOS
F. Calmon, INL, INSA Lyon
D. Drouin, 3IT, Univ. de Sherbrooke
Journées Nationales Nanosciences et
Nanotechnologies 2012
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La densité de puissance limite l’intégration
Augmentation de la
complexité des systèmes
intégrés (fonctions A/N/RF,
mémoires, capteurs,
communications …)
Augmentation de la densité
(nombre de composants,
des interconnexions)
… mais aussi un impact environnemental …
“… the carbon footprint of only the internet is higher than that of the
worldwide air traffic ...”
Reiner Hartenstein, ISCAS 2011 (“Aiming at the Natural Equilibrium of Planet Earth Requires to Reinvent Computing”)
“ … total electricity use by data centers in 2010 of about 1.3% of all
electricity use for the world, and 2% of all electricity use for the US …”
Jonathan G. Koomey (“Growth in data center electricity use 2005 to 2010”, August 1, 2011)
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Les voies pour minimiser la consommation des
systèmes intégrés
au niveau architecture:
reconfigurabilité, calcul parallèle …
au niveau circuit:
power gating, fonction stand-by
dynamic voltage and frequency scaling
near-threshold region …
au niveau composant & technologie:
diminuer la tension d’alimentation (et seuil), ex. TFET, IMOS
technologie performante (Ion/Ioff, faible fuite), ex. FDSOI, multigrille, contrainte
intégration 3D parallèle ou monolithique
(réduction des interconnexions)
technologie émergente … nouveau composant / interrupteur
nouveaux paradigmes: autre variable d’état, quitter Von Neumann…
mono-électronique
avec une technologie métallique dans le back end d’un procédé CMOS
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Plan de la présentation
• Contexte du projet
• Objectifs du projet SEDIMOS et consortium
• Organisation du projet
• Résultats marquants (par tâche)
• Bilan – indicateur et poursuite
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SEDIMOS project : SINGLE ELECTRON DEVICE INTEGRATION ON CMOS TECHNOLOGY
technologie
[C. Dubuc et al., MRS fall meeting, Boston (2006)]
[C. Dubuc et al., APL 90, 113104 (2007)]
[A. Beaumont et al., IEEE Elec. Dev. Lett. 30, 766-768 (2009)]
simulation
modélisation
caractérisation
Projet ANR
blanc international (Canada)
packaging
N° projet : bl-inter09_483924 / ANR-09-BLAN-0411-01
Mars 2010 – Fév. 2013
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projet SEDIMOS : organisation du consortium
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Transistor à un électron - SET
Blocage de Coulomb
– Charge localisée sur l’ilot (
E. t > h/2π ):
h
Rt ≥
≈ 8kΩ
πe²
– Hauteur de la barrière tunnel > kBT (sinon le courant thermo-ionique l’emporte)
– Energie de chargement:
EC =
e²
>> k BT
2CΣ
[K. YANO et al.
Proc. IEEE 87 (4)
1999)]
CΣ = C Drain −island + C Source−island + CGate−island + C Substrate −island
à 300K: CΣ < 0.3 aF (avec Ec = 10 kT)
taille de quelques nm
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Tâche 1 : Outils de simulation (modèles etc.)
Simulation de SET et de SEM avec 2 approches complémentaires
- Plateforme MARSSEA (Master-equation Approximate Resolution for Simulation
of Single Electron Artifacts): approximation WKB, inclus effet de température (ith)
- Modélisation compacte de transistor et mémoire & implémentation dans
environnement de conception de CI (simulation circuits hybrides SET/SEM-CMOS)
Conception
- utilisation de SET double grille pour créer une librairie de cellules numériques
- également abordé: interconnexions et fréquence max, mémoire SRAM, cellules
reconfigurables
@125MHz
@300K
[M. A. Bounouar et al. IEEE NEWCAS conf. 2011]
[M. A. Bounouar et al. Nanoarch conf. 2012]
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Procédé de fabrication nanodamascène
5. CMP polissage
1. Dry oxydation
SiO2 patterning
2. Ti évaporation
Ti patterning
•
3. Ti oxydation
4. Ti évaporation
•
•
Quelques nm d’épaisseur du titane
dans les tranchées
Tranchée de largeur 20nm
Grille auto-alignée
… de nombreuses variantes du procédé ont été étudiées …
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Tâche 2 : Briques technologiques
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Tâche 4 : co-intégration SET sur CMOS
20nm
Source
TEOS
ULK
Island
Drain
Tunnel junctions
SET
Metal 1
CMOS gate
[N. Jouvet et al.,
Int. J. of Nanoscience vol. 11, n°4, 2012]
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Tâche 3 : Résultats électriques
- Fonctionnalité des transistors CMOS après intégration de SET vérifiée ☺
350,0k
- Caractérisation de nanofils de Ti
=> résistance de en fonction de l’épaisseur
=> point d’arrêt du CMP maitrisé ☺
Measured R (Ohms)
- Caractérisation de transistors SET
- Seuil Id-Vd compatible à la théorie ☺
- Capacités de jonctions et énergie
de charge compatibles avec
fonctionnement à 300K ☺
- courant plus faible que la
théorie et hystérésis : présence
de pièges
- Mauvais contrôle de la grille
300,0k
250,0k
t0+48s
200,0k
Measured R
Measured R at t0
Calculated R
150,0k
t0+43s
100,0k
t0+33s
t0+23s
t0+13s
t0+28s
t0+18s
50,0k
0,0
14
12
10
8
t0+38s
6
4
2
Remaining Ti thickness (nm)
0.10
Courant Ids (nA)
0.08
300K
330K
360K
380K
400K
0.06
0.04
0.02
0.00
-2
-1
0
Tension Vds (V)
1
2
- Reproductibilité faible
Courant Ids (pA)
0.10
0.05
0.00
-20
-15
-10
-5
0
5
10
15
20
Tension Vg (V)
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Bilan à T0+ 33 et poursuite (1/2)
Indicateurs - impact
Recrutement à l’INL
- 1 post-doc expérimenté (29 mois)
- 1 post-doc débutant 3 mois (fin de travaux de thèse)
Publications : 4 conférences-invités, 7 articles, 9 conférences
Scientifique
Outils d’analyse (plateforme de simulation, modèles, banc de
caractérisation …) : en place …………………………………………………………….
Briques technologiques maitrisées ………………………………………………..…
Faisabilité technologique d’une co-intégration de SET dans le back-end
d’une technologie CMOS démontrée ……………………………………………….
Nécessité
Dépôt ALD pour
- de mieux contrôler les jonctions tunnel
- créer les jonctions
- de diminuer la taille
- réduire la taille de la tranchée
Contrôler la variabilité : ebeam writer industriel
(projet SEAMOS proposé en P2N 2012 non retenu, en préparation pour resoumission)
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Bilan à T0+ 33 et poursuite (2/2)
Composants mono-électroniques métalliques
une voie prometteuse
Ultra faible consommation (réseaux de capteurs, fonction réveil …)
dans le back-end du CMOS
(compatibilité technologique, 3D …)
pour faire des transistors mais aussi
Cellules reconfigurables, mémoire intégrée …
(projet blanc 2012 SEDICA non retenu),
Capteur (ex. gaz projet FP7 call 8 STREP 3-SICS proposé fin 2012
non retenu, en préparation pour resoumission)
Pour aborder d’autres paradigmes: QCA - Automate Cellulaire
Quantique (G3N ACQUIS) , circuit neuro-inspiré (G3N)…
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Remerciements
D. Drouin2, A. Souifi2, A. Beaumont1, S. Ecoffey2, M. A. Bounouar2,1, N. Jouvet1,2, M.
Guilmain2, B. Lee Sang2, C. Nauenheim2,3, K. El Hajjam1,2, A. Ruediger3, D. Griveau2,
G. Droulers2, R. Parekh2, J.F. Morissette2, J. Beauvais2, W. Xuan1, A. Lecestre2, N.
Baboux1, D. Albertini1, C. Chevalier1, S. Monfray4 , D. Danovith5 …
12345-
Institut des Nanotechnologies de Lyon - UMR 5270, INSA de Lyon, France
Université de Sherbrooke - 3IT / Laboratoire Nanotechnologies & Nanosystèmes - UMI 3463, Canada
INRS – Energie, Matériaux et Télécommunications, Varennes, Canada
STMicroelectronics, Crolles, France
IBM Bromont, Canada
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