Les montages de base en microélectronique
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Les blocs de base pour la conception des circuits intégrés Ivan Thomas - mars 2006 I. Rappels sur le transistor en technologie silicium Les transistors MOS et bipolaires : équations et modèles II. Les sources de courant et de tension Sources de courant à transistors bipolaires Amélioration des sources de courant bipolaires Sources de courant et tension à transistors MOS Sources de courant indépendantes de la tension d’alimentation Sources de courant compensées en température III. Les montages amplificateurs de base Amplificateurs à un étage Amplificateurs de base à transistors bipolaires Amplificateurs de base à transistors MOS Tableau récapitulatif IV. Les amplificateurs différentiels Amplificateurs différentiels à transistors bipolaires Amplificateurs différentiels à transistors MOS Réponse en fréquence des amplificateurs différentiels Amplificateurs différentiels alimentés par miroir de courant V. Les amplificateurs à plusieurs étages Les blocs de base pour la conception des circuits intégrés I. Rappels sur le transistor en technologie silicium Les transistors MOS et bipolaires : équations et modèles I.1. Le transistor MOS (Metal Oxyde Semi-conducteur) Transistor MOS canal n à enrichissement Grille n++ polysilicium Source (diffusion n+) Oxyde de grille (SiO2) Drain (diffusion n+) tox n+ n+ L Substrat type p Substrat (VSS) Source et drain sont symétriques. G est la grille. • VGS = 0 : les deux jonctions PN Substrat-S et Substrat-D empèchent tout passage de courant entre S et D → résistance 1012Ω • • VGS > 0 : création d’une zone de déplétion de type N sous la grille VGS atteint VT (tension de seuil) : apparition du phénomène d’inversion ; l’augmentation de VGS ne modifie plus la zone de déplétion mais crée une couche d’électrons (canal N continu) directement sous la grille. • VGS > VT et VDS > 0 : existence d’un courant d’électrons dans le canal de S vers D. NB : le substrat est relié au potentiel la plus négatif, sinon possibilité d’utilisation comme seconde ″grille″. L est la longueur de canal (entre S et D) et W la largeur de canal (dimension orthogonale). D ID D VDS G B VGS IDn (µA) pincement Zone triode VDS S S S 600 B G G VB VGS IDn D VGS = 3,5V Zone de saturation 500 VDS = VGS - VTn 400 VGS = 3V 300 200 VGS = 2,5V 100 VGS = 2V VGS = 1,5V 0 Ivan THOMAS 2005-2006 1 2 3 2 /60 4 5 VDS (V) Polytech Orléans Les blocs de base pour la conception des circuits intégrés Constatations : Si VGS < VTn de conduction. IDn = 0 => zone de cutoff, drain et source restent isolés, il n’y a pas 1) et 2) Si VDS < VGS – VTn => zone où le courant drain IDn dépend de VGS et de VDS. C’est la zone triode. 4) Si VDS > VGS – VTn le courant drain est indépendant de VDS. C’est la zone de saturation, à courant constant. grille polys. n+ S G D métal oxyde n+ y n+ x QN charge de L canal B G S VGS > VTn et VDS très petit : début de la zone triode 1) D VGS - VDS> VTn 2) n+ n+ QN (y) B G S QN (y) zone triode QN fonction de y D VDS = VGS - VTn = VDS sat 3) n+ QN constant le long de L n+ QN (y=L) = 0 pincement QN fonction de y et QN(y=L) = 0 B G S D VDS > VGS - VTn = VDS sat 4) n+ QN (y) B Xd n+ QN (y=Leff) = 0 zone de saturation QN fonction de y et QN(y=L) = 0 Leff = L-Xd Les équations de courant en régime statique (grands signaux) Dans la zone triode : Ivan THOMAS 2005-2006 W VDS ID = µn Cox [(VGS – VTn) - ] VDS avec VGS – VDS > VTn L 2 3 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Dans la zone de saturation : W ID = µn Cox (VGS – VTn)² (1 + λn VDS) avec VDS ≥ VDsat 2L Dans les deux équations le terme µn Cox dépend du process. λn est le paramètre de modulation de longueur de canal et vaut ~ 0,1.L avec λn en V-1 et L en µm Transistor MOS canal n à dépeuplement (dépletion) : G S D grille n+ poly oxyde n+ n+ Canal N préformé par implantation ionique Un canal N existe sous la grille et ce transistor conduit quand VGS > 0. Si VGS < 0 , la grille polarisée négativement repousse les charges du canal n qui finit par disparaître. Ce transistor est peu utilisé. Transistor MOS canal P S G B S VSD G D VG VD D VSG = 1,5V -IDp (µA) 400 Zone triode Zone de saturation 350 300 VSG = 1V 250 100 VSG = 0,5V 50 VSG = 0V VSG = -0,5V 0 Ivan THOMAS 2005-2006 1 2 3 4 /60 4 5 VSD (V) Polytech Orléans Les blocs de base pour la conception des circuits intégrés Paramètres des transistors MOS : Dans la zone triode : W VDS ID = µ Cox [(VGS – VT) - ] VDS L 2 εox ε0 Cox est la densité de capacité (F/unité de surface) d’oxyde de grille Cox = tox µ est la mobilité des porteurs dans le canal (en cm²/V*s). VT est la tension de seuil. VT = VT0 ± γ [ √(Φ ± VBS ) - √ Φ ] Φ est le potentiel de forte inversion en surface γ est le paramètre de seuil de substrat, dépend du dopage sous la grille VT0 est la tension de seuil pour VBS = 0 > 0 pour un NMOS à enrichissement < 0 pour un NMOS à dépeuplement < 0 pour un PMOS à enrichissement > 0 pour un PMOS à dépeuplement √ (2 q Na εs ε0) γ = Cox et Na = - UT log ni Dans la zone de saturation : Modulation de longueur de canal : λ ID Idéal : λ=0 VDS 1/λ 2.ε s.ε 0 q.Na λ= 2L. [VDS −(VGS −VT )+φ ] Effet de canal court : Le champ électrique tangentiel E devient important sous VDS Augmentation du taux de collisions et saturation de la vitesse des porteurs à partir de Ec avec Ec champ critique ~ 1,5 106 V/m vitesse des porteurs v = µn . E La loi quadratique du courant dans la zone de saturation devient une loi linéaire : Ivan THOMAS 2005-2006 5 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés ID = µn.Cox 2 . W . (VGS −VT ) 2[1+θ.(VGS −VT )] L avec θ= 1 L.Ec Fonctionnement en faible inversion : Si VGS < VT le transistor est bloqué, mais en fait ID n’est pas nul et croît exponentiellement : ID(uA) Région quadratique 10 0,1 Région exponentielle forte inversion 10-3 10-5 faible inversion VGS VT Si VBS = 0 et si VDS > 3UT W ID = ID0 e (VGS – VT) / (nUT) L kT ( UT = ~ 26 mV à 300 °K) Q Kx (2 n UT)² avec ID0 = q² Cette région de caractéristique est utilisable pour des systèmes à très faible consommation et tensions d’alimentation. Elle permet des transconductances ∂I D élevées. ∂VGS Par contre elle amène une faible linéarité et une faible fréquence de transition Ft (proportionelle à Id). Modèles des transistors MOS en régime dynamique Modèle petits signaux : Soit un transistor MOS avec un point de fonctionnement DC noté Q auquel on ajoute des petits signaux vgs, vds, vbs. Le courant total de drain est alors : iD = I D0 +id = I D0 + δi d .vgs + δi d .vds + δi d .vbs δvgs δvds δvbs id = gm vgs + gmb vbs + go vds Ivan THOMAS 2005-2006 go transconductance de sortie gmb backgate transconductance gm transconductance 6 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés W W gm ≅ µn Cox (VGS – VTn) = √ ( 2 µn Cox ID) L L γn gm gmb = 2 go-1 = ro = √ (- 2 Φp – VBS) VA avec VA la tension d’Early ID id D G gmvgs gmbvbs ro S Le modèle HF : G Lignes de Source n+ Source n+ Lc recouvrement Csb Lc Cdb Substrat type p B D Cgd G Cgs gmbvbs gmvgs S ro Cdb Cgb Csb B Ivan THOMAS 2005-2006 B 7 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés En zone de saturation 2 Cgs = WL Cox + WCov 3 Cgs : Capacité grille / source Cov : capacité due aux recouvrements grille source et grille / drain Cgd = W Cov En zone triode : W L Cox Cgs = Cgd = + WCov 2 Cgb est fonction de la technologie : quelques fF Exemple de valeurs : (zone triode) gm = 300 à 400 µmho gmb = 150 µmho ro ~ 200 KΩ Cox = 2 fF/µm² Cgs = 100 fF Cov = 0,5 fF/µm² Cds ~ 100 fF Schéma équivalent HF pour un MOS canal P : S gmvgs vsg vsb Cgs Cgd ro -id G Cgb gmbvbs Csb D Cdb B 1 FT = 1 ⋅ 2π Cgs +Cgd +Cgb Ivan THOMAS 2005-2006 8 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés I.2. Les transistors bipolaires (BJT) VBC B C I VCE IB VBE E IE Equations d’Ebers – Moll à quatre paramètres : Ic = I F − I R IF = IS [ eVBE/UT – 1] IE = - IF +IR IR = IS [ eVCE/UT – 1] IB = IF + IR βF = α F 1−α F αR αF βF βR βR = α R 1−α R IS courant de saturation q⋅Dn⋅ni2 IS = A. avec A : aire de l’emetteur QB Qb : densité volumique du nb d’atomes dopants dans la base ni2 : la concentration des porteurs dans le silicium intrinsèque Dn : la constante moyenne de diffusion des électrons dans la base αR gain en courant inverse en grands signaux αF gain en courant direct en grands signaux kT UT = ~ 26 mV à 300°K tension thermique q dans le transistor : IB + IC + IE = 0 et VCE = VBE - VBC Valeurs typiques : JS = 10-12 A/µm² densité de courant de saturation IS = JS * A avec A surface d’émetteur IS (A) = 10−12 à 10−14 αF αF = 0,99 et βF = ≅ 100 1 - αF αR αR = 0,3 et βR = ≅ 0,43 1 - αR Ivan THOMAS 2005-2006 9 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Caractéristique IC (VCE) pour un transistor npn : IC (mA) 6 IB=0,04m A 5 4 IB=0,03m A 3 2 IB=0,02m A IB=0,01m A 1 -6 -8 -4 10 -2 IB=0 IB=0 20 30 BV 40 CE0 -0,02 IB=0,01m A IB=0,02m A IB=0,03m A -0,04 -0,06 -0,08 -0,10 Ivan THOMAS 2005-2006 10 /60 Polytech Orléans VCE Les blocs de base pour la conception des circuits intégrés Fonctionnement en regime normal en mode statique (ou DC) Après approximation des équations : VCE IC ≅ IS[ eVBE/UT – 1 ] [ 1 + ] VAF VCE IE ≅ IS[ eVBE/UT – 1 ] [ 1 - ] VAR VAR tension d’Early (~ 200 V) ~ VAF Fonctionnement en regime normal en mode dynamique (ou AC) Soit un transistor avec un point de fonctionnement DC ( IC, IB, IE, VBE, VCE, VBC) auquel on ajoute des petits signaux : iC = IC + ic iB = IB + ib vBE = VBE + vbe Transconductance : δiC Gm = et iC = IS e(VBE/Vth) δvBE DC IC q IS gm = e(VBE/Vth) - = IC Vth kT Vth Résistance d’entrée : au contraire des transistors MOS, il y a un courant d’entrée (courant base iB ) non nul. δiB rπ-1 = δvBE DC gm = β0 Résistance de sortie : ro -1 => β0 Vth rπ = IC i C = IS e (vBE/Vth) β0 = gm avec β0 = βF vCE (1 + ) VAn δiC 1 IC evBE/Vtn = = IS ~ δvCE VAn VAn DC Ivan THOMAS 2005-2006 11 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Modèle petits signaux : B ic ib vbe vπ gmvπ rπ C Vc ro E ic ib B vbe βib rb C Vc ro E Modèle HF : Rµ R B C’ B’ rb Cb Ce gmvb’e R C ro E RE CE CC’S Cb et Cc capacités de jonctions Rµ = η.βF . ro 1 < η < 10 en fonction de la technologie Valeurs typiques : RB ~ RC ~ 100 Ω RE ~ 1 Ω Cjonct dépend de la polarisation et des dopages (C jonctions + C diffusions) Relations utiles en première approximation : En BF : IC = βF IB IC ≅ IE si βF >> 1 VCE I C = A Js [ e –1][1±] VAF En HF les approximations sont plus délicates, rµ → ∞ (utiliser le théoreme de Miller ). VBE/UT Ivan THOMAS 2005-2006 12 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés II. Les sources de courant et de tension II.1. Les sources de courant à transistors bipolaires Transistor monté en diode : +E +E VBE IO R IB Q IC IB Q A IC A R B VBE B NPN E = RIO + VBE => PNP E – VBE IO = = IC si IB << IC R Calcul de l’impédance de source vue de AB en dynamique . Schéma équivalent : io A rB βiB iB rC ue rB rC B On met un générateur et on éteint les sources sauf si elles sont commandées par un courant ou une tension présents dans le circuit : io provoque iB dans rB, il faut rétablir le générateur contrôlé. io = iB + βiB + ic io ue ue ue ic iB io = + β + rB rB rc r r B C ue βiB ue ue io = (β+1) + rB rc Ivan THOMAS 2005-2006 13 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés ue ue zs = = ue ue io (β+1) + rB rc rB => zs = β+1 = 1 β+1 1 + rc rB rB rc >> β+1 Miroir de courant : +E +E Io Is R Q1 Q2 B A Q1 Is R Q2 NPN Io PNP Si Q1 et Q2 sont identiques (même surface d’émetteur) : Avec VBE commun, IC1 = IS eVBE/UT = A Js eVBE/UT IC1 ≅ Io et IC1 = IC2 => Is = IC2 ≅ Io En tenant compte des courants de base de Q1 et Q2 : Io = IC1 + IB1 + IB2 => Is = IC2 Io ≅ = 1+ (2/β) β Io = Io [ 1 β+2 2 ] β+2 Si les surfaces d’émetteurs sont différentes : Q1 surface A1 et Q2 surface A2 IC1 VBE/UT IC1 = (A1)JSe => VBE = UT ln (A1) JS IC2 VBE/UT IC2 = (A2)JSe => VBE = UT ln (A2) JS IC1 IC2 Io Is = = ou A2 A1 A2 A1 A2 I = I s o A1 Ivan THOMAS 2005-2006 14 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Impédance de sortie : vue de A A io B rB1 ue rC1 rB2 rC2 io produit iB1 et iB2 => on met les générateurs contrôlés A io βiB1 rB1 ue io = iB1 + βiB1 + iC1 + iB2 rC1 B βiB2 rB2 ue ue ue = (β+1) + + rB1 rC1 rB2 => rC2 rB1 zSA ≅ β+1 très faible vue de B : io rB1 rC1 rB2 rC2 ue zSB = rC2 (valeur moyennement grande) Utilisation dans les circuits intégrés : a) Pour polariser un étage : +E Q1 Q2 Q0 est polarisé en courant Is par Q1, Q2 et R Is B A Q0 uC Si A1 = A2 Io R Io Is = 1 + (2/β) E – VEB2 avec Io = R uB Ivan THOMAS 2005-2006 15 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés b) Pour fabriquer une grande impédance dynamique : Le collecteur de Q0 est chargé en dynamique par rC1 uB iB = rB0 iB uB βiB rB0 rC1 uC rC0 uC = rC0 rC1 zC = rC0 + rC1 - βiB zC uC zC Gv = = - β uB rB0 = uB - β zC rB0 Améliorations des sources de courant bipolaires : Ajouter un gain en courant pour réduire l’effet du courant de base : +E Is = IC2 = IC1 IB3 = Io – Is et IE3 = (β+1)IB3= (β+1)(Io-Is) R Io Is Q3 Q1 Q2 IE3 = IB1 + IB2 = 2(Is/β) 2 Is( + β + 1) = (β+1)Io β Io Is β² + β 2 2 Is = => = = 1 - ≅ 1 - 2 Io β² + β + 2 β² + β + 2 β² 1 + β² + β Montage Widlar : pour régler le rapport Is/Io et augmenter zs +E R1 Q1 Is B VBE1 = VBE2 + R2 IC2 IC1 IC2 UT ln - UT ln - R2 IC2 = 0 ISat2 ISat1 Si Q1 et Q2 sont identiques, ISat1 = ISat2 IC1 UT Io UT ln = R2 IC2 ou Is = ln IC2 R2 Is Q2 R2 Ivan THOMAS 2005-2006 Si Io et Is connus, on calcule facilement R2. Si Io et R2 connus, on détermine Is par approximations successives. 16 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Calcul de l’impédance dynamique de sortie vue de B : vs = rC2(is- βiB) + (R2 // rB2)is is βiB B R2 iR2 = R2 (is + iB) = - rB2 iB R2. is iB = - (2) rB2 + R2 βR2 (1) et (2) vs = rC2(is + is) + (rB2 // R2)is rB2 + R2 rC2 vs rB2 R2 iB Avec β >> 1 et (1) rC2[rB2 + (β+1)R2] + rB2R2 zsB = rB2 + R2 iR2 rC >> rB >> R2 zsB βR2 ≅ rC2 [ 1 + ] rB2 Bien supérieure à rC2 Montage cascode: on remplace R2 du montage précédent par l’impédance de sortie d’une autre source de courant: +E R Q1 Is zsQ’2 = r’C2 r’B1 zsQ’1 = ~ 0 β1 Q2 zs ≅ β2 rC2 Q’1 Q’2 Ivan THOMAS 2005-2006 17 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Montage de Wilson : +E Expression de Is en fonction de Io : Is R Io Q3 Q1 Q2 Io = IB3 + IC1 = IC3/β + IC1 = Is/β + IC1 = Is/β + βIB1 (1) IE3 = IC2 + IB2 + IB1 = IC1 + 2IB1 = IB1(β+2) = Is + (Is/β) 1 + (1/β) (2) => IB1 = Is (3) β+2 1 β+1 (3) dans (1) => Io = Is [ + ] β β+2 β² + 2β +2 Io = Is [ ] β² + 2β (2) β² + 2β Is = Io β² + 2β + 2 2 2 Is = 1 - ≅ 1 - Io β² + 2β + 2 β² E – 2VBE Io = R β rC3 Impédance de sortie : zs = 2 Ivan THOMAS 2005-2006 18 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés II.2. Sources de tension et de courant à transistors MOS Montage grille drain (résistance MOS) : D G VDS = VGS Le transistor fonctionne en zone de saturation On dit qu’il est « diode connected » VDS VGS S Schéma équivalent en mode dynamique petits signaux : vo 1 io = + gm vo = vo (gm + ) rds rds io gmvgs rds vgs vo vo 1 = io gm + 1/rds résistance équivalente en dynamique avec gm >> 1/rds, req ≅ 1/gm W Or gm = µn Cox (VGS – VT) L => résistance ajustable par W/L Référence de tension avec utilisation des MOS en résistances contrôlées : +E Si IP >>> I1 et IP >>> I2 IP IP = K’ (W/L)T1 (V1 – VT1)² T3 K’= µn Cox IP = K’ (W/L)T2 (V2 – V1 – VT2)² I2 IP = K’ (W/L)T3 (E – V2 –VT3)² T2 I1 T1 Ivan THOMAS 2005-2006 V2 V1 VT1 = VT0 car VBS1 = 0 VT2 = VT0 + γ (√ (V1 + ∅) - √∅) VT3 = VT0 + γ [√ (V2 + ∅) - √∅] car VBS2 ≠ 0 car VBS3 ≠ 0 Si E, γ, VT0 et ∅ sont connus, V1 et V2 sont donnés en fonction de (W/L)Ti, mais sont fonction de E. On peut utiliser une source de courant pour générer IP 19 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Miroir de courant : Si Q1 et Q2 sont identiques, de même W/L => IS = I0 IS I0 Si Q1 ≠ Q2 : I0 = K’ (W/L)Q1 (VGS – VT)² si λ petit B A Dans Q2 (même VT si même dopage) avec VGS commun : Q1 Q2 IS = K’ (W/L)Q2 (VGS – VT)² VGS IS (W/L)Q2 = I0 (W/L)Q1 Impédances vues de A et B en mode dynamique : Vue de A : impédance faible reqA ≅ 1/gm Vue de B : calcul à partir du schéma équivalent suivant : B A gmvgs gmvgs rds vgs vo = rds2 io rds vgs io vo => reqB = rds2 (qq 100 kΩ) Source de Wilson à MOS : I3 IP R0 I1 = IP I2 = I1 I2 = I3 I3 =IP si tous les transistors sont identiques Q3 I1 I2 Q1 Ivan THOMAS 2005-2006 Q2 Calcul de la résistance équivalente de source à partir du schéma équivalent ci – dessous : vo gm3 req = ≅ gm1 (R0//rds1) rds3 io gm2 20 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés io gm3v3 rds3 v3 vo R0 gm1v1 rds1 gm2v2 v1, v2 rds2 Calcul de Req : soit req1 = R0//rds1 vo – v1 io = + g3 v3 rds3 (1) v1 = + g2 v2 rds2 (2) et v3 + v1 = - req1 g1 v1 => v3 = v1 ( - g1 req1 - 1) vo v1 1 vo – v1 (3) et (1) => io = + g3 v1 ( - g1 req1 - 1) => - + g3 v1 ( - g1 req1 - 1) = v1 ( + g2 v2 ) rds3 rds3 rds3 rds2 rds3 vo = v1 [ + g2 rds3 + 1 – g3 rds3 (-g1 req1 – 1)] (5) rds2 vo rds3 + g2 rds3 rds2 + rds2 – g3 rds3 rds2 (- g1 req1 –1) g2 rds3 rds2 + g3 rds3 rds2 (g1 req1+1) (5) et (2) => = ≅ io 1 + g2 rds2 g2 rds2 vo g3 g3 = rds3 + rds3 (g1 req1+1) ≅ rds3 g1 req1 io g2 g2 Version MOS de la source de courant cascode : IP R0 IS g1v1 R0 Q1 rds1 v2 v1 Ivan THOMAS 2005-2006 rds2 Q2 g3v3 v3 Q3 g2v2 rds3 v4 g4v4 rds4 Q4 21 /60 Polytech Orléans (3) Les blocs de base pour la conception des circuits intégrés Calcul de l’impédance de source : Soit vx la tension aux bornes de rds4 : vx = io rds4 = - v2 vo – vx = rds2 (io – g2 v2) = vo + v2 (2) (1) (1) et (2) => rds2 [io – (-rds4 io) g2] = vo – io rds4 vo = io (rds4 + rds2 + rds2 rds4 g2) ≅ io rds2 rds4 g2 => req = rds2 rds4 g2 Montage cascode amélioré : Le montage cascode réduit la dynamique car Q2 et Q4 sont en zone de saturation (pour I constant) et on pert bien plus que 2.VDSsat (tension de déchet). On cherche souvent à diminuer au maximum cette tension de déchet pour les montages utilisateurs « rail to rail ». En s’arrangeant pour que Q4 soit à la limite de la saturation, on diminue la tension de déchet. Iref Q1 IS 2(∆V + VT) VT 2∆V Q2 ∆V 2 ID Soit ∆V = VGS – VT = √ µn Cox W/L Ce montage donne un gain de VT sur la tension de sortie par rapport à un cascode classique. Un exemple de réalisation pratique est le montage suivant : ∆V + VT Q4 Q3 Iref IS 2VT +3∆V Q6 IS 2∆V VT +2∆V Q4 Q2 ∆V ∆V + VT Q5 2∆V Q1 Q3 Pour avoir VT + 2∆V sur la grille de Q2 il faut : 2VT + 3∆V sur la grille de Q4 Iref = I6 = K’ (W/L)6 (VGS6 – VT)² Iref = I5 = K’ (W/L)5 (VGS5 – VT)² Et VGS6 = VT + 2∆V VGS5 = VT + ∆V => K’(W/L)6 4∆V² = K’(W/L)5 ∆V² 1 (W/L)6 = (W/L)5 4 et Ivan THOMAS 2005-2006 22 /60 (W/L)1 = (W/L)2 (W/L)3 = (W/L)4 Polytech Orléans Les blocs de base pour la conception des circuits intégrés II.3. Sources de courant indépendantes de la tension d’alimentation : Dans les montages précédents le courant Is est fonction de la tension d’alimentation. Montage utilisant VBE en référence, mode auto polarisé (le courant de référence d’une source de courant est celui de sortie de cette source) : +E Q4 Q3 Q3 et Q4 forment un miroir de courant avec IR = IC4 : IC4 = IR = IC5 =IS Q5 I A Q2 IC1 = Isat [e VBE/UT –1] I Q1 VBE IC1 = IR implique VBE ≠ 0 et un courant dans R donc Q2 conduit. => IC1 IC2 VBE = UT ln [1+ ] = UT ln [1 + ] Isat Isat R Et VBE = R IC2 Une solution graphique montre deux points de fonctionnement stables : VBE R2 I2 0 I2 UT ln [1+ ] Isat I2 I20 A la mise sous tension, avec des courants Ic de quelques pico ampères, le gain β est très faible et le montage se bloque au point de fonctionnement 0. Il faut ajouter un circuit qui impose un courant I1 non nul à la mise sous tension (circuit de startup) : Ivan THOMAS 2005-2006 23 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés +E Q4 Q3 Rs Q5 D1 Is D2 Rx D3 4 VBE D4 Q2 RxI20 > 2VBE Q1 D5 A la mise sous tension, un courant i0 passe dans Rs, D1, Rx donc Q1 qui conduit et un même courant est miroité par Q3 Q4 Q5 pour arriver au point de fonctionnement I20. Il y a alors aux bornes de Rx une tension I20Rx et il faut choisir Rx telle que D1 se bloque quand IC1 = I20 soit R2 Versions en transistors MOS de sources de courant indépendantes de E, auto polarisées Référence VBE d’un transistor bipolaire : +E I I Iout Iout = I = VBE/R Q Ivan THOMAS 2005-2006 R 24 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Référence VT d’un transistor MOS : +E I I Iout 2I VGS1 = I*R = VT1 + √ µn Cox (W/L) M1 VGS1 ≅ VT1 si I petit et W/L grand VGS1 Ivan THOMAS 2005-2006 R I = VT1/R 25 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés II.4. Sources de courant compensées en température à transistors bipolaires: Elles utilisent comme référence une diode Zener ou un transistor polarisé en inverse. Exemple de montage à référence par diode zener : +E +E VR2 = Vz car VA = Vz + 2VBE R1 Vz Iout = R2 Q1 Vz D1 VR2 Iout R2 Q6 Q1 Iout R2 Q4 Q5 Q7 Q4 Q2 Q Q5 Montage utilisant comme référence une diode Zener Q2 Q Même montage en mode auto polarisé (self biased) qui nécessite un circuit bootstrap pour démarrer au bon point de fonctionnement. Le courant délivré par ces montages est indépendant des variations de température si le coefficient de température de R2 est très bon, ce qui n’est pas le cas avec des résistances diffusées. Un circuit de compensation à diodes est alors utilisé : Ivan THOMAS 2005-2006 26 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés +E Dans ce montage, Vz = R2Iout + (n+2)VBE Q5 Q4 Pour atteindre une bonne compensation il est probable que n soit un nombre réel non entier… Pour remplacer des diodes on utilise un circuit « multiplieur de VBE » tel que ci dessous : Q1 I I R2 Dz R1 Iout Q V Pente : 1 R1 + R2 R2 Q2 Q3 0 Ivan THOMAS 2005-2006 27 /60 R1 (1 + )VBE R2 Polytech Orléans V Les blocs de base pour la conception des circuits intégrés II.5. Les sources de tension à transistors bipolaires : Le but est d’obtenir une tension stable malgré les variations de température. La sensibilité à la température doit être très faible. Elle est définie par : d’où la sensibilité S de la fonction y par rapport à une variation de température de 1° : 1 ∆y S= y ∆T d(log y) ∆y/y T ∆y y ST = = = d(log T) ∆T/T y ∆T Expression de VBE d’un transistor en fonction de la tension de band gap : Le courant IC d’un transistor bipolaire peut s’exprimer sous la forme : IC = KT3 e –VGO/UT e VBE/UT avec VGO tension de band gap ( 1,205V dans le silicium). à T = T0 : IC0 = KT03 e –VGO/UT0 e VBE/UT0 et le rapport IC/IC0 s’exprime par : IC T = ()3 e IC0 T0 1 1 - VGO [ - ] UT UT0 1 VBE0 1 VBE [ - ] UT VBE UT0 e D’où: IC T0 T T T T VBE = UT ln + 3UT ln + VGO (1- ) + VBE0 ≅ VGO (1- ) + VBE0 T T0 T0 T0 T0 IC0 Montage source de tension à band gap : Band Gap de Widlar +E VS = IC2 R3 + VBE3 et VBE1 = VBE2 + R2 IC2 VBE1 – VBE2 ∆VBE R3 IC2 = = => VS = ∆VBE + VBE3 R2 R2 R2 R4 R1 IC1 IC2 ∆VBE = UT ln - UT ln et si IS1 = IS2: IS2 IS1 R3 Q3 Q1 Q2 VS R2 Ivan THOMAS 2005-2006 IC1 ∆VBE = UT ln IC2 T T VBE3 = VGO (1 - ) + VBE0 T0 T0 28 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés On reporte VBE3 dans l’expression de VS : T T R3 IC1 VS = VGO (1 - ) + VBE0 + UT ln T0 T0 R2 IC2 δVS Pour que VS soit stable en fonction des variations de température il faut que: = 0 soit δT - VGO VBE0 R3 UT IC1 T T R3 + + ln = 0 soit VBE0 = VGO - ∆VBE T0 T0 R2 T IC2 T0 T0 R2 Et en reportant dans VS : Ivan THOMAS 2005-2006 VS = VGO = 1,205V 29 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés III. Les montages amplificateurs de base III.1. Les amplificateurs à un étage Concepts généraux des amplificateurs à un étage : Rs + Courant d’alimentation vs _ vIN + ISUP VBIAS _ iD IN IIN is iout = id Rs Composant actif vou RL IBIAS Si l’entrée est une tension, cette tension est la somme d’une tension de polarisation VBIAS et de la tension de source de signal vs avec sa résistance de source Rs. Le rôle de la tension de polarisation est de provoquer dans le composant actif un courant égal au courant de la source d’alimentation, aucun courant ne circule alors dans la charge : VBIAS => iD = ISUP => id = 0 Si on ajoute à VBIAS la tension de signal, celle ci provoque des variations autour de ID (iD=ID+id) alors que ISUP reste constant : ID = ISUP iD = ID + id => iout = id courant de sortie de signal. Si l’entrée est en courant, celui ci est la somme d’un courant de polarisation IBIAS et d’un courant de source de signal is avec sa résistance de source Rs . Comme précédemment : IBIAS => ID = ISUP => id = 0 soit iout = 0 Quand on ajoute is, celui ci provoque des variations autour de ID: ID = ISUP iD = ID + id => iout = id RL est la résistance de charge. Les paramètres intéressants sont : La tension de sortie en petits signaux à RL → ∞ (sortie en circuit ouvert) Le courant de sortie en petits signaux à RL = 0 (sortie en court circuit) Ivan THOMAS 2005-2006 30 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Les modèles en quadripole : Rs Rout Amplificateur de tension Avvin Av gain en tension en circuit ouvert Rin résistance d’entrée Rout résistance de sortie Rs résistance de source de signal RL résistance de charge + + vs _ vin Ri _ vout iin iout Amplificateur de courant Aiiin is Rs Ri Rout RL iout Rs + Gmvin vs _ RL vin Ri iin Rout Amplificateur à transconductance RL Rs Ri _ Ivan THOMAS 2005-2006 Gm transconductance en court circuit Rin résistance d’entrée Rout résistance de sortie Rs résistance de source de signal RL résistance de charge Rout Amplificateur à transrésistance Rmiin Rm transrésistance en circuit ouvert Rin résistance d’entrée Rout résistance de sortie Rs résistance de source de signal RL résistance de charge + is Ai gain en courant en court circuit Rin résistance d’entrée Rout résistance de sortie Rs résistance de source de signal RL résistance de charge vout 31 /60 RL Polytech Orléans Les blocs de base pour la conception des circuits intégrés Calcul de Av, Ai, Gm, Rm, Rin, Rout : Amplificateur de tension : + vt Source parfaite, sortie ouverte Av vout _ Av = vout/vt Amplificateur de courant : Ai it iout Source parfaite, sortie en court circuit Ai = iout/it Amplificateur à transconductance : + vt Gm iout _ Source parfaite, sortie en court circuit Gm = iout/vt Amplificateur à transrésistance : Source parfaite, sortie ouverte Rm it vout Rm = vout/it Calcul de Rin : it iin vin + vt Av Ai Gm Rm Sources de signal idéales, sortie chargée par RL RL Rin = vin/iin _ Ivan THOMAS 2005-2006 32 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Calcul de Rout : Av Ai Gm Rm Rs it iout Sources de signal idéales attaquant la sortie, entrée chargée par Rs vout Rout = vout/iout + vt _ Effet des résistances de source et de charge : Amplificateur de tension : Rs Rout + _ Rin vin = vs Rs + Rin + vs vin Ri Avvin vout _ RL RL Avvin vout Rout + RL Rin RL = = Av vs vs Rs + Rin Rout + RL Il y a une dégradation du gain en tension : vout/vs < Av Dans le cas idéal où Rin >> Rs et RL >> Rout alors vout/vs ≅ Av (Rin très grand et Rout très petit) Amplificateur à transconductance : iout Rs + _ Gmvin vs vin Ri iout Rin Rout = Gm vs Rs + Rin RL + Rout Rout RL Il y a une dégradation de la transconductance Dans le cas idéal où alors Ivan THOMAS 2005-2006 Rin vin = vs Rs + Rin 33 /60 Rin >> Rs et RL << Rout iout/vs ≅ Gm Polytech Orléans Les blocs de base pour la conception des circuits intégrés III.2. Les amplificateurs de base à transistors bipolaires Montage collecteur commun (en régime dynamique) : vs 1 av = = ≅ 1 ve rb + RS + 1 (β+1)(R3//ro) +E Rs Q Ze = rb + (β+1)(ro//R3//RL) très grande + Ve _ R3 RL vs + VBIAS RS + rb 1 RS Zs = ≅ + β+1 gm β En résumé : gain en tension : 1, pas de déphasage Ze très élevée Zs très petite _ Montage émetteur commun : +E vs β(R3//ro) av = = - = -gm (R3//r0) rb ve gain en tension élevé, déphasage de π R3 Rs Q ai = βF + Ve Ze = rb RL _ Zs = R3//ro élevée vs + moyenne à faible VBIAS _ Ivan THOMAS 2005-2006 34 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Montage émetteur commun à contre réaction d’émetteur : +E Si on néglige ro du transistor les expressions du gain , de Ze et de Zs se réduisent à : vs βR3 av = = - ve rb + (β+1)R4 R3 Rs Ze = rb + (β+1)R4 Q + vs Ve RL _ gain en tension réduit par rapport au montage émetteur commun mais résistance d’entrée augmentée de (β+1)R4 Zs = R3// r0 (1+gm.R4) R4 + VBIAS _ Montage base commune : +E vs β.R3//r0 av = = - = -gm. R3//r0 rb ve R3 + ai = gm.rb ≅ 1 Ve Q _ + C vs VBIAS R4 _ RL ve rb Ze = β+1 très faible Zs = R3 Montage Darlington ou super β : Transistor équivalent avec pseudo base, pseudo collecteur et pseudo émetteur, de gain (si on néglige les ro de chaque transistor) : C B Q1 Q2 ib β = β1β2 et de schéma équivalent simplifié : ic E rb Ivan THOMAS 2005-2006 Avec βib rb = rb1 + (β1+1)rb2 35 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Montage cascode : association d’un étage émetteur commun suivi d’un étage base commune : +E Si R infinie, on a : Av = gm ro2 β R Ze = rb Zs = β0.ro2 Q2 vs Q1 Vbias ve Montage Push – Pull et driver : +E Ibias polarise les deux diodes au seuil de conduction, elles compensent VBE1 et VBE2. Q0 est chargé par l’impédance de sortie de la source Ibias qui doit être grande pour avoir un grand gain en tension (montage émetteur commun). Q1 et Q2 conduisent alternativement, chacun en mode collecteur commun (faible impédance de sortie). Ibias Q1 Q2 RL vs Q0 ve -E Ivan THOMAS 2005-2006 36 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés III.3. Les amplificateurs de base à transistor MOS Source commune (emetteur commun en bipolaire) : +E +E iOUT = IOUT + iout iSUP ISUP vOUT = VOUT + vout iOUT Rs Rs + + vs _ _ RL VOUT VBIAS VOUT + Equivalent pour analyse en grands signaux VBIAS _ ID (mA) VBIAS = 4V 1,00 0,75 VBIAS = 3V 0,50 VBIAS = 2,5V 0,25 VBIAS = 2V 1 Ivan THOMAS 2005-2006 2 3 37 /60 4 5 VDS (V) = VOUT Polytech Orléans Les blocs de base pour la conception des circuits intégrés VOUT en V La source ISUP est à courant constant et VOUT = VDS Cut-off Zone Forward Zone Caractéristique VOUT (VBIAS) à ID constant E 3V Région de grand gain Zone triode VBIAS en V 2,5 W ID = µnCox(VGS – VTn)² (1 + λnVDS) à VDS > VDsat : zone de saturation 2L Si on néglige l’effet de modulation de longueur de canal (λn= 0) : W ID = ISUP = µnCox(VBIAS – VTn)² => 2L ISUP VBIAS = VTn + √ (W/2L)µnCox Analyse dynamique en petits signaux à partir du schéma équivalent: iout gmvgs vgs ro Gm = iout/vgs = gm si ro et roc → ∞ Rin = ∞ roc vout Calcul de Gm avec gm = √ 2(W/L)µnCoxID Rout = ro // roc avec ro = 1/(λnID) = VA ID En utilisant le théorème de Thévenin on trouve le gain en tension Av : Rout iout vin + Gmvin rout vin vout _ iout Avvin vout Av = -GmRout Ivan THOMAS 2005-2006 38 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Influence des paramètres : Paramètres du transistor Paramètres du circuit Av -gm(ro//roc) Gm gm Rin ∞ Rout ro//roc ISUP ↓ ↑ _ ↓ W ↑ ↑ _ _ µn Cox ↑ ↑ _ _ 1/λn α L ↑ ↓ _ ↑ Pour augmenter les paramètres circuit il faut faire varier les paramètres transistor suivant le tableau ci contre. Montage amplificateur grille commune (base commune en bipolaire) : +E +E ISUP iSUP IOUT iout -E -E RL IBIAS i Rs IBIAS -E Equivalent pour analyse en grands signaux -E IOUT + IBIAS + ISUP = 0 IOUT = - IBIAS - ISUP W ID = ISUP = µnCox(VGS – VTn)² (1 + λnVDS) 2L Avec λn= 0 et VG = 0, soit VGS = - VS : ISUP VS = - VTn - √ (W/2L)µnCox Comme VS ≠ VB alors VTn est fonction de VS : VTn = VTnO + γn[√(VSB-2Φp) - √(-2Φp)] Ivan THOMAS 2005-2006 39 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Schéma équivalent dynamique petits signaux : Gain en courant iout gmvgs vgs -gmbvsb ro iout = - it => Ai = -1 roc it Résistance d’entrée iout gmvgs vgs -gmbvsb ro roc RL it vt Remarques : vgs = vt et vsb = - vt (vg = 0) vt – it(roc//RL) RIN = vt/it it = gmvgs + gmbvt + ro ro >> RL et ro >> (1/(gm+gmb)) d’où: 1 + ((roc//RL)/ro) RIN = gm +gmb + (1/ro) 1 RIN = gm + gmb Résistance de sortie : gmvgs vgs -gmbvsb ro roc Vt it Rs Ivan THOMAS 2005-2006 VS 40 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés vt - vs vs = itRs it = vs/Rs = -gmvs – gmbvs + ro vt vt ro vs = = itRs => Rout = = Rs( + gmro + gmbro + 1) ro((1/Rs) + gm + gmb + (1/ro)) it Rs ro Rout = roc // ( + gmro + gmbro + 1)Rs Rs Avec gm >> gmb et ro >> Rs Rout ≅ roc // (1+gmroRs)ro Le schéma équivalent se réduit donc à : iin iout 1 gm + gmb -iin roc//(1+gmroRs Ce circuit est un buffer de courant à faible résistance d’entrée, gain –1 et grande résistance de sortie. De plus il ne présente pas de feed-back HF entrée - sortie Montage drain commun (collecteur commun en bipolaire) : +E +E iOUT Rs -E -E _ vOUT vs VOUT + + iSUP _ RL VBIAS ISUP + _ VBIAS -E Schéma équivalent pour analyse en grands signaux -E Vout = VBIAS – VGS avec ISUP VGS = VTn + √ (W/2L) µn Cox ⇒ décalage de tension d’un VGS Schéma équivalent dynamique petits signaux : Ivan THOMAS 2005-2006 41 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Gain en tension vsb = vout gmvgs vgs vt vgs + vout – vt = 0 -gmbvsb ro + vgs = vt - vout _ roc vout RL vout gmvgs – gmbvout - = 0 ro//roc // RL 1 gmvgs = vout(gmb + ) ro//roc // RL 1 gm(vt – vout) = vout(gmb + ) ro//roc // RL 1 gmvt = vout (gm + gmb + ) ro//roc // RL gm gm vout Av = = ≅ gm + gmb + (1/( ro//roc // RL)) gm + gmb vt Résistance d’entrée : infinie Résistance de sortie : gmvgs vgs -gmbvsb ro Rs Il n’y a pas de courant dans Rs donc vgs = vt vt it roc RL 1 1 vt it = gmvt + gmbvt + vt => = ro//roc it gm + gmb + (1/( ro//roc // RL)) 1 Rout ≅ si RL ∝ gm + gmb Si RL infinie, le schéma équivalent se réduit à: Ivan THOMAS 2005-2006 42 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés 1 gm + gmb vin gm vin gm + gmb vout Utilisations : - suiveur en dynamique : grande impédance d’entrée, gain en tension proche de 1 - décalage de tension d’un Vgs en statique Ivan THOMAS 2005-2006 43 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés III.4. Tableau récapitulatif des montages amplificateurs à un transistor Transistor MOS Type Utilisation Source commune Transconductance Buffer de tension Paramètre de gain Rin Rout Gm = gm ∞ ro // roc Av = -gm(ro//roc) ∞ ro // roc Grille commune Buffer de courant Ai = -1 1 / (gm + gmb) (ro + gmroRs) // roc Drain commun Buffer de tension Av = gm / (gm + gmb) ∞ 1 / (gm + gmb) Transistor bipolaire Type Utilisation Paramètre de gain Emetteur commun Transconductance Gm = gm rπ ro // roc Emetteur commun dégénéré Transconductance controlée Gm = gm / (1 + gmRE) rπ + RE ( 1+ β) ro(1+ gmRE) // roc Base commune Buffer de courant Ai = -1 1 / gm ro [1+ gm(rπ//Rs)]// roc Collecteur Buffer de tension Av = 1 rπ + RE ( 1+ β) Rs/β + 1/gm commun Ivan THOMAS 2005-2006 Rin 44 /60 Rout Polytech Orléans Les blocs de base pour la conception des circuits intégrés IV. Les amplificateurs différentiels IV.1. Amplificateur différentiel à transistors bipolaires : L’entrée et la sortie de ce montage sont différentiels +E RL La figure b) décrit le montage a) en mode purement différentiel c’est à dire en éliminant le signal d’entrée de mode commun : RL +E vs Q1 RL RL Q2 ve vs1 Q1 Q2 ve/2 Vs2 - RE RE a) b) -E -E Etude en petits signaux Les deux transistors sont supposés parfaitement identiques. Si on néglige ro pour chaque transistor, le schéma équivalent en petits signaux est : ve/2 vπ gmvπ rB RL gmvπ RL vs1 rB vπ -ve/2 vs2 i1 i2 vx RE Le montage étant totalement symétrique, i1 = - i2 et il ne circule aucun courant dans RE, d’où vx = 0, les émetteurs des deux transistors sont reliés à une masse dynamique virtuelle. ve Pour Q1 : vπ = ve/2 et vs1 = - gm vπ RL = - gm RL 2 ve Pour Q2 : vπ = - ve/2 et vs2 = - gm vπ RL soit vs2 = gm RL 2 La tension de sortie différentielle est vsd = vs1 – vs2 = - gm ve RL Ivan THOMAS 2005-2006 45 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés β Le gain différentiel est : AVD = vsd/ve = - gm RL = - RL RB En sortie non différentielle (single ended) : vs2 gm RL ve/2 gm Avse (Q2) = = = RL = Avsd/2 ve 2 ve En mode single ended, le gain est divisé par 2 par rapport au mode différentiel vs1 - gm RL ve/2 gm Avse (Q1) = = = - RL = - Avsd/2 ve ve 2 Etude en mode commun : le même signal commun est appliqué aux deux entrées. Le schéma équivalent précédent devient : vec vπ gmvπ rB RL RL vs1 gmvπ rB vπ vec vs2 i1 RE vx Le montage étant totalement symétrique, i1 = i2 => vec = vπ + i1 + i2 = vπ + 2 i RE Si on néglige le courant dans rB vis à vis de gm vπ : vec = vπ (1 + 2 gm RE) vs1 = - gm vπ RL - gm RL vs1 => = vec 1 + 2 gm RE vs2 = vec Gain en mode commun en sortie single ended. En mode commun et sortie différentielle : vsd = vs1 – vs2 = 0 Ivan THOMAS 2005-2006 Le gain de mode commun est nul en sortie différentielle. 46 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Etude en mode composé (cas général): Tout signal différentiel peut s’exprimer sous la forme somme d’un signal purement diférentiel et d’un signal mode commun : ve1 + ve2 vec = composante de mode commun 2 ved = ve1 – ve2 tension différentielle d’entrée ved ve1 – ve2 ve1 + ve2 Chaque entrée séparée voit : + vec = + 2 2 2 vs1 = Avcm ve1 + ve2 ve1 – ve2 + Avdiff 2 2 Sortie single ended de Q1 vs2 = Avcm ve1 + ve2 ve1 – ve2 - Avdiff 2 2 Sortie single ended de Q2 vsd = vs1 – vs2 = Avdiff (ve1 – ve2) Sortie différentielle qui élimine le mode commun Rapport de réjection de mode commun (CMRR) : C’est le rapport (exprimé en dB) entre le gain différentiel et le gain de mode commun : Avdiff CMRR = = 1 + 2 gm RE Avcm Ivan THOMAS 2005-2006 47 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés IV.2. Les amplificateurs différentiels à transistors MOS Les amplificateurs différentiels ont la particularité de n’amplifier que le contenu différentiel de la tension d’entrée et de rejeter la tension de mode commun. Structure : +E RD 2RS +E RD RD vod vid - + vod + - RS -E -E RD - + RS -E -E +vid/2 -vid/2 IBIAS IBIAS -E -E Les deux schémas ci-dessus sont équivalents, celui de droite fait apparaître la symétrie complète de l’amplificateur différentiel. Schéma équivalent en petits signaux en mode différentiel : vid/2 vgs gmvgs -gmbvsb ro ro -gmbvsb gmvgs vgs -vid/2 RD RD A i1 i2 Comme les deux vgs sont égales et de sens opposés, i1 = -i2 et il n’y a pas de courant dans rob, donc pas de tension aux bornes de cette résistance => le point A est une masse virtuelle. Ivan THOMAS 2005-2006 rob vo1 = gm(vid/2)(ro//RD) vo2 = -gm(vid/2)(ro//RD) vod = vo2 – vo1 = -gmvid(ro//RD) Avdm = -gm(ro//RD) 48 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Schéma équivalent en petits signaux en mode commun : On applique vic sur chaque transistor => i1 = i2 =i Représentation d’un seul étage : vic gmvgs vgs ro vo1 RD i0 vgs = vic – 2robi0 i0 = - vo1/RD 2rob i0 = gmvgs + (vo1 – 2robi0)/ro vo1 vo1 2rob vo1 vo1 - = gm(vic + 2rob ) + + RD RD ro ro RD 1 2gmrob 2rob 1 vo1 ( + + + ) = -gmvic ro RD roRD RD 1 1 RD vo1 = -gm = -gm = -gm 1 rob 2rob 1 rob 1 1 + 2gmrob vic + 2gm + + 2gm + ro RD roRD RD RD RD Adm RD Avcm= -gm = 1 + 2gmrob 1 + 2gmrob si ro très grand Rapport de réjection de mode commun: Avdm CMRR = = 1 + 2gmrob Avcm Ivan THOMAS 2005-2006 49 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Résistance d’entrée différentielle et résistance de sortie différentielle : Le modèle quadripôle en mode différentiel est : Rod vid Rid Admvid vod Schéma équivalent d’un demi circuit : it gmvt/2 ro vt/2 vt/2 RD vod/2 Rappel : En mode différentiel la résistance commune dans les sources n’a pas de tension aux bornes, le point A est une masse virtuelle Rin = vt/it = ∞ Rout = vt/it = vod/it avec vod/2 = it(ro//RD) => Rout = 2 (ro//RD) Influence des résistances de source et de charge: Modèle quadripôle avec RS et RL : 2RS vid Rod Rid vd Admvd 2RL vod vod Rid 2RL = ()(-gmRD//ro)() vid Rid + 2RS Rod + 2RL Avec des transistors MOS Rid = ∞ donc le 1er terme vaut 1, Vu précédemment Rod = 2(RD//ro), d’où : vod RL RL = -gm RD//ro () = Avdm () vid RD//ro + RL RD//ro + RL Ivan THOMAS 2005-2006 50 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés IV.3. Réponse en fréquence des amplificateurs différentiels Réponse en fréquence en mode différentiel: On utilise le schéma équivalent en petits signaux d’un demi-circuit : Cgd RS vid/2 Cgs vgs gmvgs ro RD vod/2 Pour simplifier ce schéma équivalent (présence de Cgd) l’approximation de Miller permet de calculer une capacité équivalente à Cgd : C CM = C(1-Av) Gain en tension Av Gain en tension Av CM La capacité de Miller équivalente à Cgd devient CM = Cgd(1 + gmRD//ro) et le schéma équivalent du demi circuit : RS vid/2 gmvgs vgs ro Cx RD vod/2 Avec Cx = CM + Cgs = Cgd(1 + gmRD//ro) + Cgs La résistance parallèle Rx vue de Cx est RS//Rin, or Rin = ∞ donc Rx = RS, la constante de temps de ce système est τ = RSCx = RS[Cgd(1 + gmRD//ro) + Cgs] Gain en tension en fonction de la fréquence : vod 1 = -gm(RD//ro) vid 1 + jωRS[Cgd(1 + gmRD//ro) + Cgs] Ivan THOMAS 2005-2006 51 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Fréquence de coupure à 3dB du gain différentiel : 1 ω3dB F3dB = = 2π 2π RS[Cgd(1 + gmRD//ro) + Cgs] Réponse en fréquence en mode commun : Comme précédemment on utilise le schéma équivalent petits signaux pour un demi circuit : Cgd RS vgs gmvgs Cgs ro RD vic 2rob voc Cs/2 En basse fréquence le gain de mode commun est : voc -gm(RD//ro) ≅ < 1 vic 1 + gm 2rob l’approximation de Miller sur Cgd est négligeable et l’effet prépondérant sur la réponse en fréquence est du à Cs : 2rob Zs = 1 + jωrobCs Pour |gmZs| >>1 => => voc -gm(RD//ro) = 1 + gmZs vic voc RD//ro RD//ro ≅ = - (1 + jωrobCs) vic Zs 2rob Le gain en tension en mode commun augmente avec la fréquence, du à l’effet de Cs, le rapport de réjection de mode commun diminue avec la fréquece. Ivan THOMAS 2005-2006 52 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés |Avdm| en dB gm (RD//ro) -20dB/décade ω = 2πf |Avcm| en dB +20dB/décade RD//ro 2rob CMRR en dB 2gmrob ω = 2πf -20dB/décade -40dB/décade ω = 2πf 1 1 robCs robCx Evolution du gain mode différentiel, du gain en mode commun et du rapport de réjection de mode commun en fonction de la fréquence. Ivan THOMAS 2005-2006 53 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Sortie single ended : Utilisation en entrée différentielle et sortie single ended : vi1 Comme déjà vu avec les amplificateurs différentiels bipolaires : + vo = Avcmvic – Avdm(vid/2) vo vi2 Pour un signal d’entrée purement différentiel : vo -gm(RD//ro ) = Avcm = vic 1 + 2gmrob Pour un signal purement mode commun : 1 + 2gmrob => CMRR = 2 Ivan THOMAS 2005-2006 vo Avdm RD//ro = - = gm 2 2 vid En mode de sortie single ended le gain différentiel et le rapport de réjection de mode commun sont divisés par deux par rapport au mode de sortie différentielle. 54 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés IV.4. Amplificateur différentiel alimenté par un miroir de courant : Avec sources idéales : +E IBIAS /2 IBIAS /2 M1 On assume que les grands signaux aux entrées I1 et I2 sont nuls et que seuls les petits signaux vi1 et vi2 sont appliqués aux entrées. Si les sources IBIAS/2 sont réalisées par des résistances, alors M2 vo1 vo2 +vi1 Gdm = - gm/2 +vi2 IBIAS -E Avec miroir de courant : +E iD3 M3 M4 id1 = IBIAS/2 + gmvgs1 io iD1 iD2 M1 vi1 Les transistors M1, M2, M3, M4 sont identiques. iD4 vo M2 vgs1 id3 = IBIAS/2 + gmvgs1 id4 = IBIAS/2 + gmvgs1 vgs2 vi2 id2 = IBIAS/2 + gmvgs2 IBIAS rob -E io = iD2 – iD4 = iD2 – iD1 car iD4 = iD3 = id1 (miroir de courant) io = gmvgs2 – gmvgs1 = gm(vgs2-vgs1) or vid = vi2 – vi1 = vgs2 – vgs1 io = -gmvid soit Ivan THOMAS 2005-2006 Gm = io/vid = -gm 55 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés Analyse en petits signaux : calcul de la transconductance (on court circuite la sortie de courant) gm3vgs3 ro3 vgs3 gm4vgs4 vgs4 io3 io1 ro4 io4 io2 io gm1vgs1 vgs1 gm2vgs2 ro1 +vid/2 ro2 vgs2 rob -vid/2 vic Expression de la transconductance : Gdm = io/vid io1 = io3 = gm3vgs3 + vgs3/ro3 ≅ gm3vgs3 si on néglige ro3 => vgs3 = io1/gm3 io = io2 – io4 ≅ io2 – gm4vgs4 comme vgs3 = vgs4 => io = io2 – io4 = io2 – io1gm4/gm3 Si gm3 = gm4 et en négligeant ro1, ro2, ro3 : io = gm2vgs2 – gm1vgs1 = gm(vgs2- vgs1) si gm1 = gm2 = gm3 Comme vid = vgs1 – vgs2, io = - gmvid => Gdm = io/vid = -gm Résistance de sortie en mode d’entrée différentielle, sortie single ended et ampli différentiel alimenté par un miroir de courant . Dans le schéma équivalent précédent, on applique à la sortie un générateur de test et on court circuite l’entrée différentielle, ce qui donne le schéma suivant : Ivan THOMAS 2005-2006 56 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés gm3vgs3 vgs3 ro3 gm4vgs4 vgs4 ro4 io3 io1 io4 io2 gm1vgs1 vgs1 it vt gm2vgs2 ro1 vx ro2 vgs2 rob La résistance de sortie est : Rod = vt/it vt - v x it = io2 – io4 = (-gm2vx + ) – (gm4vgs4 – vt/ro4) EQ1 ro2 - vgs3 - vx io1 = - gm1vx + = io3 = gm3vgs3 +vgs3/ro3 = vgs3 (gm3 + 1/ro3) ro1 vgs3 (gm3 + 1/ro3 + 1/ro1) = - gm1vx – vx/ro1 1/ro3 et 1/ro1 <<< gm3 gm1 vx vgs3 = - vx - = vgs4 on reporte ce résultat dans EQ1 gm3 gm3ro1 gm1 vx vt vt - v x it = (-gm2vx + ) – [ gm4(- vx - ) - ] ro2 gm3 gm3ro1 ro4 it = vx (-gm2 – 1/ro2 + gm1gm4/gm3 + gm4/gm3ro1) + vt ( 1/ro2 + 1/ro4) Si gm2 = gm1 et gm4 = gm3 et ro2 = ro1 alors it = vt ( 1/ro2 + 1/ro4) => Rod = ro2 // ro4 Ivan THOMAS 2005-2006 57 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés V. Amplificateurs à plusieurs étages Amplificateurs de tension : Paramètres caractéristiques Rin très élevée Rout très faible Av élevé Association de deux étages source commune cascadés : Rs vs gm1vin1 vin1 gm2vin2 ro1//roc1 vin2 ro2//roc RL vout vin2 = -gm1vin1(ro1//roc1) vout = -gm2[-gm1vin1(ro1//roc1)](ro2//roc2) vout = gm1gm2(ro1//roc1)(ro2//roc2)vin1 vin1 = vs vout = gm1gm2(ro1//roc1)(ro2//roc2) vs Αv = gm1gm2(ro1//roc1)(ro2//roc2) Rin= ∞ Rout = ro2//roc2 Cette valeur est encore assez grande. Un troisième étage buffer de tension à faible Rout permettrait une meilleure transmission de la tension aux étages suivants. Rs 1/(gm3+gmb3) ro2//roc2 vin Ivan THOMAS 2005-2006 Avvin vin3 58 /60 vin3 vout RL Polytech Orléans Les blocs de base pour la conception des circuits intégrés Amplificateur à transconductance : Il est caractérisé par Rin très élevée Rout élevée Gm élevée Réalisation par association de deux étages source commune cascadés : Rs vs gm1vin1 vin1 gm2vin2 ro1//roc1 vin2 iout vout ro2//roc2 vin2 = -gm1vin1(ro1//roc1) = -gm1 (ro1//roc1) vin1 iout = gm2vin2 = -gm1gm2 (ro1//roc1) vin1 iout = -gm1gm2(ro1//roc1) = Av1Gm2 vs Rin = ∞ Rout = ro2//roc2 Pour avoir Rout très élevée on ajoute un étage buffer de courant (à grille commune) Rs Av1Gm2vin1 vs iout iin3 vin1 Rs3 = ro2//roc2 ro2//roc2 1/gm3 -iin3 R R = (ro3+gm3ro3Rs3)// Rout = [ro3 + gm3ro3(ro2//roc2)]//roc3 ≅ gm3ro3(ro2//roc2)//roc3 iout = -iin3 1 iin3/gm3 Av1Gm2vin1= iin3 + = iin3 ( 1 + ) ro2//roc2 gm3ro2//roc2 iin3 1 Ivan THOMAS 2005-2006 gm3(ro2//roc2) 59 /60 Polytech Orléans Les blocs de base pour la conception des circuits intégrés = Av1Gm2 - Av1Gm2 vin1 1 + [1/gm3(ro2//roc2)] gm3(ro2//roc2) + 1 ro2//roc2 Gm = Av1Gm2() ro2//roc2 + 1/gm3 Amplificateurs à couplage direct Analyse en grands signaux Exemple d’étages Drain Commun et Collecteur Commun dont chaque sortie est prévue à Vcc/2 en régime continu : En composants discrets avec liaison capacitive : +5V +5V 4V 3,2V 2,5V Q 2,5V ISup1 Avec : VBE = 0,7V VGS = 1,5V ISup2 En circuit intégré il est difficile de réaliser des capacités de liaison de forte valeur : nécessité d’un couplage direct entre étages et utilisation de sucessions de NMOS / PMOS et de NPN / PNP comme dans l’exemple : +5V +5V +5V +5V ISup1 4,7V 3,2V Q 3,2V 2,5V ISup1 Ivan THOMAS 2005-2006 ISup2 Q 2,5V 1,7V 60 /60 ISup2 Polytech Orléans
