Comment concevoir un ordinateur ? Quelques questions à considérer
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Université Paul Sabatier Module ASR1 - Architecture Comment concevoir un ordinateur ? Quelques questions à considérer Unité d’entrée Unité de traitement Comment coder les données Entiers, réels, caractères … Qui se sert de l’unité d’entrée ? (homme, réseau, automate…) Unité de sortie Comment restituer les résultats Quelles opérations peuton exécuter ? Quels programmes veuton exécuter ? Qui exploite les résultats ? (homme, réseau, automate…) 46 Université Paul Sabatier Module ASR1 - Architecture Organisation logique des éléments d’un Système Informatique MEMOIRE CENTRALE PROC BUS UNITE ECHANGE INTERCONNEXION UNITE ECHANGE UNITE ECHANGE 47 Université Paul Sabatier Module ASR1 - Architecture Rôle des différents éléments PROCESSEUR MEMOIRE CENTRALE PROC BUS UNITE ECHANGE INTERCONNEXION UNITE ECHANGE UNITE ECHANGE • Exécute des instructions élémentaires, • Accède à la mémoire centrale, • Communique avec les unités d’échange 48 Université Paul Sabatier Module ASR1 - Architecture Rôle des différents éléments Mémoire Centrale MEMOIRE CENTRALE PROC BUS UNITE ECHANGE INTERCONNEXION UNITE ECHANGE UNITE ECHANGE • Contient les instructions du ou des programmes en cours d’exécution, • Contient les données (variables) associées aux programmes • Conserve et restitue les informations à la demande du processeur, 49 Université Paul Sabatier Module ASR1 - Architecture Rôle des différents éléments Unités d’Echanges MEMOIRE CENTRALE PROC BUS UNITE ECHANGE INTERCONNEXION UNITE ECHANGE UNITE ECHANGE • Passerelle vers le monde extérieur, • Interface entre l’UC et ses périphériques : – – – – – – Clavier, Souris Moniteur, Imprimantes Réseaux, Modem Disques durs, CDROM, Floppy ……. 50 Université Paul Sabatier Module ASR1 - Architecture Architecture fonctionnelle d’un processeur ALIM U. A. L. U. A. L. D0 Registres D1 D2 BUS Unité Décodage U. A. L. Registre Instruction R/W INTERNE Unité Contrôle U. A. L. séquencement Pointeur Instruction Code inst IRQ Dn Info opérande Unité de commande A0 A1 An 51 Université Paul Sabatier Module ASR1 - Architecture Architecture fonctionnelle d’un processeur OCTET ALIM U. A. L. U. A. L. D0 Registres D1 D2 BUS Unité Décodage U. A. L. Registre Instruction R/W INTERNE INST Unité Contrôle U. A. L. séquencement Pointeur Instruction Code inst IRQ A0 Dn Info opérande A1 An Début DATA IP 0 TQ alimenté Faire Registre Inst instruction d’adresse IP Décoder le contenu de RI Exécuter l’instruction FTQ MEMOIRE CENTRALE Fin 52 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Fabricant : • AMD, INTEL, IBM, MOTOROLA • Conditionnement (emballage) • • • • Pin Grid Array (PGA) , Flip Chip Pin Grid Array, ( FC-PGA) Plastic Pin Grid Array Single Edge Connector (SEC) Nombre de contacts électriques • Alimentation électrique • 5V , 3,3V , 2.5V 53 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Taille opérandes traités dans l’ UAL : • 8 bits, 16 bits, 32 bits, 64 bits • Unités de traitement complémentaires : • Floating Point Unit (FPU), • MultiMedia eXchange (MMX) • Cache mémoire L1 , L2 • Fréquence d’horloge • 100 Khz , 4 Mhz, 500 Mhz, 1.2Ghz, 2.4 Ghz • Jeu d’instructions du processeur • CISC (Complex Instruction Set Computing) • RISC (Reduced Instruction Set Computing) 54 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Taille opérandes traités dans l’ UAL • 8 bits, 16 bits, 32 bits, 64 bits • Quantité de mémoire centrale adressable • 1 Mo , 4 Go, 64 Go, 64 To • Quantité « d’unités d’échanges adressables » • Ports d’entrée / sorties permettant de communiquer avec les composants périphériques autres que le processeur • Unités de traitement complémentaires • Floating Point Unit (FPU), • MultiMedia eXchange (MMX) • Cache mémoire L1 , L2 55 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Fréquence d’horloge • 4 Mhz, 500 Mhz, 1.2Ghz, 2.4 Ghz ……. • Jeu d’instructions du processeur • CISC (Complex Instruction Set Computing) – Gain en performances pour l’exécution d’instructions spécialisées, mais jeu trop riche qui est mal exploité par les compilateurs, – Temps de décodage important….. • RISC (Reduced Instruction Set Computing) – Gain au décodage des instructions, – Exécuter toute instruction en 1 cycle horloge – Nécessité de s’appuyer sur un jeu d’instruction réduit au minimum pour coder des instructions complexes : les programmes exécutables contiennent plus d’instructions 56 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Principe de fonctionnement d’un processeur séquentiel – A chaque cycle d’horloge seule une unité du processeur est mise en œuvre (exploitée) Recherche Instruction en mémoire Non exploitée Non exploitée U. Décodage Non exploitée Décodage Instruction Non exploitée U. Exécution Non exploitée Non exploitée Exécution instruction Cycle 1 Cycle 2 Cycle 3 U. Recherche 57 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Principe du pipeline – Exploiter les unités disponibles sans attendre la fin de l’exécution de l’instruction précédente U. Recherche Recherche Instruction en mémoire 1 Recherche Instruction en mémoire Décodage Instruction U. Décodage 2 1 Recherche Instruction en mémoire Décodage Instruction Exécution Instruction U. Exécution Cycle 1 Cycle 2 3 2 1 Cycle 3 58 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Principe des processeurs superscalaires – Mise en œuvre dans la structure du processeur de plusieurs exemplaires de pipeline (pas nécessairement équivalent en termes d’unités fonctionnelle), – Affectation à chaque pipeline des instructions à exécuter PIPELINE PIPELINE PIPELINE 1 2 N P R E F E T C H File d’attente instructions I1 I2 In+1 In+2 59 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Principe des processeurs VLIW – Very Long Instruction Word – Rassembler dans une seule instruction, plusieurs instructions identiques, et faire assurer le travail par plusieurs unités en parallèle codage classique d’une expression M (y2 – y1) / (x2 – x1) Instruction VLIW Unité 1 reg0reg4 Unité 2 reg5reg9 Reg0 y2 Reg1 y1 Reg2 Reg0 – Reg1 Reg0 x1 Reg1 x2 Reg3 Reg0 – Reg1 Reg4 Reg1 / Reg3 M Reg4 60 Université Paul Sabatier Module ASR1 - Architecture Caractéristiques d’un processeur • Principe des processeurs VLIW – Very Long Instruction Word – Rassembler dans une seule instruction, plusieurs instructions identiques, et faire assurer le travail par plusieurs unités en parallèle INST Unité 1 Instruction VLIW Instruction VLIW Unité 1 reg0reg4 Unité 2 reg5reg9 INST Unité 2 Reg0 y2 Reg5 x2 Reg1 y1 Reg6 x1 Reg2 Reg0 – Reg1 Reg7 Reg5 – Reg6 Reg4 Reg2 / Reg7 NOP M Reg4 NOP 61 Université Paul Sabatier Module ASR1 - Architecture Exemples de processeurs 62 Université Paul Sabatier Module ASR1 - Architecture 63 Université Paul Sabatier Module ASR1 - Architecture 64
